A 14b 30MS/s Range-Scaled Composite Pipeline ADC with a Wide Input Range
- 주제(키워드) 레인지-스케일링 , CIS 광폭 입력 , 전력 효율 , 증폭기 공유 , 파이프라인 ADC
- 발행기관 서강대학교 일반대학원
- 지도교수 이승훈
- 발행년도 2015
- 학위수여년월 2015. 2
- 학위명 석사
- 학과 및 전공 일반대학원 전자공학과
- 실제URI http://www.dcollection.net/handler/sogang/000000055267
- 본문언어 한국어
- 저작권 서강대학교 논문은 저작권보호를 받습니다.
초록/요약
본 논문에서는 다양한 CIS 응용을 위해 광폭 입력 신호를 고해상도로 처리하며 동시에 낮은 전력을 소모하는 14비트 30MS/s 0.18um CMOS 복합 파이프라인 ADC를 제안한다. 제안하는 ADC는 기존의 파이프라인 ADC의 입력 단 SHA 및 첫 번째 단 flash ADC를 SAR ADC로 대체하는 복합적인 구조의 파이프라인 구조를 사용함으로써, 많은 전력을 소모하며 입력 잡음에 영항을 주는 SHA를 제거하는 동시에 SHA-free 구조에서 발생하는 샘플링 부정합 문제를 최소화한다. 입력 단 SAR ADC에 적용된 레인지-스케일링 기법은 별도의 고전압 소자를 사용하지 않고 3.0VP-P의 광폭 입력 신호를 1.8V의 전원전압으로 처리하여 ADC의 전력 효율을 극대화하였다. 전체 ADC 전력 소모에서 큰 비중을 차지하는 첫 번째 단 및 두 번째 단의 잔류전압 증폭기를 공유하여 전력 소모 및 면적을 최소화하였다. 제반 아날로그 회로블록과 SAR 동작에 사용되는 기준전압 구동회로를 각각 분리하여 고속의 SAR 동작으로 인한 주요 회로블록들 간의 기준전압 간섭 문제를 최소화하였다. 제안하는 14비트 30MS/s ADC는 0.18um CMOS 공정으로 제작되었으며, 면적은 1.43mm2이다. 측정된 DNL 및 INL은 각각 최대 0.88LSB 및 3.28LSB의 수준을 보이며, 동적 성능으로는 30MS/s의 동작 속도에서 65.43dB의 SNDR 및 78.85dB의 SFDR을 나타낸다. 시제품 ADC는 1.8V의 전원전압 및 30MS/s의 동작 속도에서 20.5mW의 전력을 소모하며, FoM은 0.45pJ/conversion-step이다.
more초록/요약
This work proposes a low-power 14b 30MS/s range-scaled composite pipeline ADC for various high-end CIS applications. The proposed ADC replaces the front-end SHA and first-stage flash ADC of conventional pipeline ADCs with a SAR ADC, which reduces power, noise, non-linearity, and sampling-time mismatch simultaneously. The proposed range-scaling technique in the front-end SAR ADC properly manipulates a wide-range input signal of 3.0VP-P at a 1.8V supply voltage without high-voltage thick-gate-oxide transistors. A single amplifier in the proposed ADC is shared on behalf of the first- and second-stage residue amplifiers to reduce chip area and power consumption. Two separate reference drivers for the front-end SAR ADC and the remaining analog circuits reduce signal disturbance between circuit blocks with different specifications caused by high-speed switching operation of the SAR ADC. The prototype 14b 30MS/s ADC in a 0.18um CMOS shows a measured DNL and INL within 0.88LSB and 3.28LSB, respectively, with a maximum SNDR of 65.43dB and SFDR of 78.85dB at a 30MS/s sampling rate. The ADC with an active die area of 1.43mm2 consumes 20.5mW at 30MS/s and a 1.8V supply voltage, corresponding to a figure-of-merit of 0.45pJ/conversion-step.
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