An 83.7 dB SNR NS-SAR Capacitance-to-Digital Converter Using Closed-Loop Floating Inverter Amplifier
- 주제(키워드) capacitance-to-digital-converter
- 발행기관 서강대학교 일반대학원
- 지도교수 Gil-Cho Ahn
- 발행년도 2026
- 학위수여년월 2026. 2
- 학위명 석사
- 학과 및 전공 일반대학원 전자공학과
- 실제URI http://www.dcollection.net/handler/sogang/000000082823
- UCI I804:11029-000000082823
- 본문언어 영어
- 저작권 논문은 저작권에 의해 보호받습니다.
초록(요약문)
위 논문에서는 정전용량 센서 활용을 위한 이산시간 (discrete-time, DT) 2차 (second-order) 노이즈 쉐이핑 (noise-shaping, NS) 축차비교형 (successive-approximation-register, SAR) 방식 정전용량-디지털 변환기 (capacitive-to-digital converter, CDC)를 제안한다. 동적이고 (dynamic), 에너 지 효율적인 (energy-efficient) 동작을 위하여, 적분기는 (integrator) 단일 단 (single-stage) 플로팅 인버팅 증폭기 (floating inverting amplifier, FIA)가 적 용되었다. 외부 칩 센싱 커패시터 (off-chip sensing capacitor)의 기생 커패시 턴스들 (parasitic capacitances)의 비대칭적인 충전으로 인해 발생하는 루프 필터 불안정성 (loop-filter instability)을 예방하기 위해서, 제안된 디자인 (design)은 off-chip sensing capacitor 을 차동으로 (differentially) 충전한다. 이는 비교기의 입력 쌍의 공통 모드 (mode) 오류를 막는다. Single-stage FIA 를 이용한 폐루프 (closed-loop) 동작을 가능케 위하여, CDAC 대신 분리된 잔여물 샘플링 커패시터 (residue sampling capacitor)가 SAR residue를 integrator로 전달한다. 이는 더 작은 loop-filter 피드백 커패시터 (feedback capacitor) 사용을 허용하고, 이는 single-stage FIA의 이득, 부하의 감소, 이 득의 증가를 야기한다. 제안된 CDC는 1P4M 180nm CMOS 공정으로 제작되 었으며, 0 pF 에서 13 pF 의 capacitance sensing range, 83.7 dB의 SNR 을 달성했고, 13 pF sensing capacitor에서 298.79 aFrms 정전용량 해상도 (capacitance resolution)를 달성하였고, 1.8 V 전원에서 115 µW를 소비한다.
more초록(요약문)
This thesis presents a discrete-time (DT) second-order noise shaping (NS) successive-approximation-register (SAR) capacitance-to-digital converter (CDC). For power-efficient dynamic operation, the integrator employs a single-stage floating-inverter-amplifier (FIA). To avoid loop filter instability caused by single-ended charging of an off-chip sensing capacitor in the presence of parasitic capacitance, the proposed design differentially charges the off-chip sensing capacitor. This prevents common-mode error between the inputs of the multi-input comparator. To enable the closed-loop operation with a single-stage FIA, a separate residue sampling capacitor transfers the SAR residue to the integrator. This allows a smaller loop filter feedback capacitor, reducing the load and power of the single-stage FIA while increasing its DC gain. A prototype fabricated in a 1P4M 180 nm CMOS process achieves a 0 pF to 13 pF capacitance sensing range and a SNR of 83.7 dB. The proposed design achieves capacitance resolution of 298.79 aFrms at a 13 pF off-chip sensing capacitor while consuming 115 µW from a 1.8 V supply.
more목차
ABSTRACT
Ⅰ. Introduction 12
Ⅱ. Noise-Shaping SAR CDC 17
2.1 Capacitance-to-voltage converter basic 17
2.2 Noise-shaping ADC basic 21
2.2.1 Oversampling 21
2.2.2 Noise-shaping 23
Ⅲ. Proposed Second-Order NS-SAR CDC 28
3.1 Proposed NS-SAR CDC 28
3.2 Parasitic robust fully-differential CS sampling 31
Ⅳ. Circuit Implementation 37
4.1 Z-domain block diagram of the proposed CDC 37
4.2 closed-loop FIA 40
4.3 Multi-input comparator with source-degenerated resistors 44
Ⅴ. Prototype CDC Measurement 49
5.1 CDC measurement methodology 49
5.2 Measurement Results 54
Ⅵ. Conclusion 63
References 64
