Noise-Shaping SAR ADC Using Second-Order Error-Feedback Structure with Dual Error-Feedforward Paths
- 주제(키워드) Analog-to-digital converter , Noise-shaping SAR , Error-Feedback , Error-Feedforward
- 발행기관 서강대학교 일반대학원
- 지도교수 Gil-Cho Ahn
- 발행년도 2026
- 학위수여년월 2026. 2
- 학위명 석사
- 학과 및 전공 일반대학원 전자공학과
- 실제URI http://www.dcollection.net/handler/sogang/000000082730
- UCI I804:11029-000000082730
- 본문언어 영어
- 저작권 논문은 저작권에 의해 보호받습니다.
초록(요약문)
본 논문에서는 2차 노이즈 쉐이핑 연속 근사 레지스터 (NS-SAR, Noise-Shaping Successive Approximation Register) 아날로그-디지털 변환기 (ADC)를 제안한다. 제안된 이중 에러-피드포워드(FF) 경로는 2차 노이즈 전달 함수(NTF)의 복소 공액 극점을 최적화할 수 있는 추가적인 자유도를 제공하여 대역 내 잡음 억제 성능을 향상시킨다. 제안된 구조는 OSR 4 환경에서 NTF 차수를 2차에서 3차로 증가시키는 것과 비교하여, NTF 피킹(peaking)을 줄이 면서도 더 높은 신호 대 양자화 잡음비(SQNR)를 달성한다. 최상위 비트 (MSB) 구간의 세틀링 시간을 단축하여 변환 속도를 높이기 위해, MSB 결정을 위한 coarse SAR ADC와 최하위 비트 (LSB) 결정을 위한 fine SAR ADC 를 분리하였다. 프로토타입 ADC는 28 nm CMOS 공정으로 구현되었으며, 전체 활성 칩 면적은 0.053 mm² 이다. OSR 4로 12.5 MHz의 대역폭 (BW)에서, 71.2 dB의 동적 범위 (DR)와 66.0 dB의 신호 대 잡음 및 왜곡비 (SNDR)를 달성하였다. 100 MS/s 샘플링 속도에서 ADC는 1.42 mW의 전력을 소비한다. 결과적으로 SNDR 기반 Schreier 기준의 Figure of Merit (FoMS_SNDR)는 165.4 dB, DR 기반 Schreier 기준의 Figure of Merit (FoMS_DR)는 170.6 dB 그리고 Walden 기준의 Figure of Merit (FoMW)는 34.8 fJ/conversion-step을 기록하였다.
more초록(요약문)
This thesis presents a second-order noise-shaping successive approximation register (NS-SAR) analog-to-digital converter (ADC). The proposed dual error-feedforward (FF) paths provide an additional degree of freedom to optimize complex conjugate poles in the second-order noise transfer function (NTF), thereby enhancing in-band noise suppression. The proposed architecture achieves a higher signal-to-quantization-noise ratio (SQNR) with reduced NTF peaking compared to increasing the NTF order from second to third at an OSR of 4. In order to achieve faster conversion by reducing the settling time in the most significant bits (MSB) section, the coarse SAR ADC for the MSB decisions is separated from the fine SAR ADC for the least significant bits (LSB) decisions. The prototype ADC is implemented in a 28 nm CMOS process with an active die area of 0.053 mm². It achieves a 71.2 dB dynamic range (DR) and 66.0 dB signal-to-noise-and-distortion ratio (SNDR) over a 12.5 MHz bandwidth (BW) with an OSR of 4. Operating at a 100 MS/s sampling rate, the ADC consumes 1.42 mW, resulting in a Schreier figure of merit based on SNDR (FoMS_SNDR) of 165.4 dB, a Schreier figure of merit based on DR (FoMS_DR) of 170.6 dB and a Walden figure of merit (FoMW) of 34.8 fJ/conversion-step.
more목차
ABSTRACT
Ⅰ. Introduction 10
Ⅱ. Proposed EF-FF NS-SAR ADC 12
2.1 The Prior NS-SAR ADC 12
2.2 Proposed EF-FF NS-SAR ADC 18
Ⅲ. Circuit implementation 26
3.1 Coarse and Fine SAR ADC 26
3.2 EF-FF Loop Filter 30
Ⅳ. Measurement Results 34
Ⅴ. Conclusion 44
References 45
Abbreviation 49
