Analysis of Disturb Mechanisms in 1T-nC FeRAM Arrays and Device Design Guidelines for Reliability Improvement
- 주제(키워드) 강유전체 , 강유전체 랜덤 액세스 메모리 , 비휘발성 , 후속 공정 호환 , 신뢰성 , 비트 라인 해머링 , 항전계 , 기술 컴퓨터 지원 설계 시뮬레이션 , Ferroelectric , Ferroelectric Random Access Memory (FeRAM) , Non-volatile , Back-end-of-line compatibility , Reliability , Bit line hammering , Coercive field , Technology Computer-Aided Design (TCAD) simulation
- 발행기관 서강대학교 일반대학원
- 지도교수 김시현
- 발행년도 2026
- 학위수여년월 2026. 2
- 학위명 석사
- 학과 및 전공 일반대학원 전자공학과
- 실제URI http://www.dcollection.net/handler/sogang/000000082557
- UCI I804:11029-000000082557
- 본문언어 영어
- 저작권 논문은 저작권에 의해 보호받습니다.
초록(요약문)
인공지능 및 머신러닝 기술의 폭발적인 성장은 데이터 집약적 컴퓨팅에 대한 급격한 수요 증가를 촉발시켰다. DRAM은 이러한 대규모 워크로드를 처리하는 데 필수적이지만, 휘발성 특성으로 인해 잦은 리프레시 동작이 요구된다. 이러한 에너지 효율의 한계를 극복하기 위한 유력한 대안으로 강유전체 메모리(FeRAM)가 대두되고 있다. FeRAM은 셀 커패시터의 기존 유전막을 강유전체 물질로 대체함으로써, DRAM에 준하는 동작 속도와 우수한 내구성을 제공함과 동시에 비휘발성 특성을 제공한다. 또한 우수한 CMOS 공정 호환성, 특히 후공정 집적 가능성(BEOL)은 FeRAM이 차세대 고밀도 메모리로의 가능성을 시사한다. 그러나 FeRAM을 고밀도 어레이에 적용하기 위해서는 데이터 무결성과 관련된 신뢰성 문제를 반드시 해결해야 한다. 본 논문은 1T-nC FeRAM 어레이에서의 분극 열화 현상을 규명하며, 특히 게이트 유기 드레인 누설(GIDL)에 기인한 비트라인 해머링 효과에 초점을 맞추었다. 본 연구에서는 400 °C의 낮은 열 예산하에서도 우수한 강유전성을 확보하였으며, 이를 통해 BEOL 집적 가능성을 실험적으로 검증하였다. 제작된 소자의 전기적 특성을 기반으로 TCAD 시뮬레이션 모델을 정밀하게 보정하였으며, 이를 활용하여 구조적 변수 및 미세화가 교란(Disturb) 특성에 미치는 영향을 체계적으로 분석하였다. 분석 결과, 셀 커패시터 면적이 작을 때, 스토리지 노드의 누적 전위 상승에 기인한 BL 해머링 현상이 어레이에 의한 억제 방식보다 동작 마진을 더욱 심각하게 제한하는 주된 병목 요인이 됨을 규명하였다. 결론적으로, 안정적인 동작 윈도우를 확보하기 위한 최적 설계 가이드라인으로서 동작 전압과 항전계의 동시 감소가 필요함을 확인하였고, 이는 고신뢰성 및 BEOL 호환성을 갖춘 차세대 메모리 구현을 위한 필수적인 해법을 제시한다.
more초록(요약문)
The explosive growth of Artificial Intelligence (AI) and Machine Learning (ML) technologies has triggered a high demand for data-intensive computing. While Dynamic Random Access Memory (DRAM) is indispensable for handling these massive workloads, its volatile nature necessitates frequent refresh cycles, resulting in excessive standby power consumption. To overcome these energy efficiency bottlenecks, Ferroelectric Random Access Memory (FeRAM) has emerged as a compelling alternative. By replacing the conventional dielectric with a ferroelectric material, FeRAM achieves non-volatility while offering operation speeds comparable to DRAM and high endurance. Furthermore, its excellent compatibility with CMOS processes, particularly the potential for Back-End-Of- Line (BEOL) integration, makes it a highly practical solution for next-generation high- density memory hierarchies. However, utilizing FeRAM in high-density applications requires addressing reliability issues regarding data integrity. This paper investigates the polarization degradation in 1T- nC FeRAM arrays, specifically focusing on the Bit-Line (BL) hammering effect induced by Gate-Induced Drain Leakage (GIDL). In this work, robust ferroelectricity was successfully achieved at a low thermal budget of 400 °C, thereby verifying the feasibility of BEOL integration. Based on the fabricated device, a Technology Computer-Aided Design (TCAD) simulation model was calibrated to the electrical characteristics. Using this model, the impact of structural parameters and scaling on disturb was systematically analyzed. The results reveal that, particularly in the scaled regime, BL hammering becomes the dominant disturb factor, limiting the operation margin more severely than 1/3 VDD inhibit schemes due to the cumulative potential rise at the storage node. Finally, optimal design guidelines, specifically the simultaneous scaling of operating voltage (VDD) and coercive field (Ec), are proposed to secure a robust operation window, realizing highly reliable, BEOL-compatible future memory applications.
more목차
초록 I
Abstract III
List of Figures V
Chapter 1. Introduction 1
1.1. The DRAM Refresh Power Bottleneck in the Era of AI 1
1.2. HfO2-based FeRAM: A High-Performance, Non-Volatile Solution 4
1.2.1. Fundamental Principle of Ferroelectricity 7
1.2.2. Operating Principle of the 1T-1C FeRAM Cell 9
1.3. BEOL Compatibility for High-Density FeRAM 11
Chapter 2. 1T-1C FeRAM Cell Design & Fabrication 13
2.1. Device Structure 13
2.2. Fabrication of 1T-1C FeRAM 16
2.2.1. Process Issue and Solution 24
Chapter 3. Basic Memory Operation & Characteristics 30
3.1. Analysis Method 30
3.1.1. General Measurement Setup and PUND Method 30
3.1.2. Methodology for Write Operation Analysis 32
3.1.3. Methodology for Read Operation Analysis 34
3.2. Write operation 36
3.3. Read operation 40
Chapter 4. Experimental Analysis of Array Disturb 43
4.1. Bias Scheme and Disturb Mechanisms in 1T-nC FeRAM Arrays 43
4.1.1. Array Operation and Overview of Disturb Mechanisms 43
4.1.2. Mechanism 1: Retention Degradation Under Inhibit Bias 46
4.1.3. Mechanism 2: Retention Degradation Under Bit Line Hammering 47
4.2. Electrical Characteristics Under Array Bias Scheme with Disturb Consideration 48
4.2.1. Electrical Characteristics Under Inhibit Bias 48
4.2.2. Electrical Characteristics Under Bit Line Hammering 50
Chapter 5. TCAD-Based Optimization & Scaling Effect 54
5.1. Calibration based on Fabricated Devices 54
5.1.1. Cell Transistor Calibration 54
5.1.2. FeCAP Calibration 57
5.1.3. FeRAM Calibration 59
5.2. Simulation of Electrical Degradation Under Array Bias Scheme 61
5.2.1. Degradation Under Inhibit Bias 61
5.2.2. Degradation Under BL Hammering 63
5.2.3. Area Scaling 67
Chapter 6. Conclusion 69
Bibliography 71
Conferences 76
Journals 77
