Floating-Body Effect Analysis and Multi-Layer Gate Engineering for Vertical-Channel DRAM Access Transistors
- 발행기관 서강대학교 일반대학원
- 지도교수 김시현
- 발행년도 2026
- 학위수여년월 2026. 2
- 학위명 석사
- 학과 및 전공 일반대학원 전자공학과
- 실제URI http://www.dcollection.net/handler/sogang/000000082521
- UCI I804:11029-000000082521
- 본문언어 영어
- 저작권 논문은 저작권에 의해 보호받습니다.
초록(요약문)
수직 채널 DRAM 접근 트랜지스터의 부유체 효과 분석 및 다층 게이트 구조 설계 평면형 DRAM 의 미세화가 약 6F² 셀 한계에 근접함에 따라, 산업계는 수직 채널 액세스 트랜지스터(vertical-channel access transistor, VCT)와 개별 저장 커패시터를 결합하여 4F² 셀을 구현하는 수직 DRAM 구조를 모색하고 있다. 이러한 구조에서 VCT 의 실리콘 바디는 주변 절연막에 의해 부분적으로 고립될 수 있으며, 이로 인해 부유체 효과(floating-body effect, FBE)가 발생한다. 게이트 유도 드레인 누설 전류(gate-induced drain leakage, GIDL)와 밴드 간 터널링(band-to-band tunneling, BTBT)에 의해 생성된 정공은 바디에 축적되어 바디 전위를 변화시키고, 결과적으로 데이터 보존 특성을 열화시킨다. 본 연구에서는 보정된 3 차원 혼합 모드 TCAD 시뮬레이션을 활용하여 FBE 를 정량적으로 분석하고 이를 완화하기 위한 설계 프레임워크를 제시한다. 게이트 길이, 바디 두께, 드레인 측 도핑 농도에 따른 FBE 의존성을 체계적으로 평가한 결과, 짧은 게이트 길이는 드레인 전계 결합을 강화하여 바디 충전을 악화시키는 반면, 얇은 바디는 정전기적 제어를 향상시켜 FBE 를 억제하되, 일정 두께 이하에서는 양자 구속 효과(quantum confinement effect, QCE)가 나타나 구동 전류를 제한함을 확인하였다. 데이터 보존 특성과 온 전류 간의 균형을 고려할 때, 약 5 nm 의 바디 두께가 최적임을 도출하였다. 또한 드레인 측 도핑을 낮추는 방식은 GIDL 을 완화할 수 있으나 액세스 저항을 증가시키므로, 실질적인 FBE 억제를 위해서는 단순한 도핑 감소보다는 전계 공학적 접근이 필요함을 보였다. 이러한 분석을 바탕으로, 채널 양단에는 저 일함수(low-WF) 구간을, 중앙에는 고 일함수(high-WF) 구간을 배치한 3 층 일함수(three-layer work-function, 3-layer WF) 게이트 구조를 제안한다. 해당 구조는 채널 방향 전계 분포를 재구성함으로써 두 논리 상태 모두에서 FBE 를 동시에 억제하며, 기존 1T–1C DRAM 공정과의 호환성도 유지한다. 본 연구 결과는 맞춤형 게이트 스택 공학을 통해 FBE 를 신뢰성 한계 요소가 아닌, 차세대 수직 DRAM 설계를 위한 조절 가능한 설계 파라미터로 전환할 수 있음을 입증한다. 주제어 부유체 효과, 수직 DRAM, 게이트 유도 드레인 누설 전류(GIDL), 양자 구속 효과(QCE), 일함수, 삼중 게이트, TCAD 시뮬레이션, 데이터 보존 특성
more초록(요약문)
Floating-Body Effect Analysis and Multi-Layer Gate Engineering for Vertical-Channel DRAM Access Transistors As planar DRAM scaling approached the ~6F² cell limit, the industry has been exploring vertical DRAM architectures that target a 4F² cell by integrating a vertical-channel access transistor (VCT) with a discrete storage capacitor. In this geometry, the silicon body of the VCT can be partially isolated by surrounding dielectrics, giving rise to a floating-body effect (FBE). Holes generated by gate-induced drain leakage (GIDL) and band-to-band tunneling (BTBT) accumulate in the body, shift the body potential, and degrade data retention. This study establishes a quantitative framework for analyzing and mitigating the FBE using calibrated 3D mixed-mode TCAD. The dependence of FBE on gate length, body thickness, and drain-side doping is systematically assessed: shorter gates strengthen drain-field coupling and exacerbate body charging, whereas thinner bodies improve electrostatic control and suppress FBE until quantum-confinement effects (QCE) emerge and limit drive. Balancing retention and on-current suggests an optimal body thickness of approximately 5 nm. Lowering drain-side doping alleviates GIDL but raises access resistance, indicating that practical suppression requires electric-field engineering rather than simple doping reduction. Building on these insights, a three-layer work-function (3-layer WF) gate—low-WF segments at both channel ends and a high-WF center—is proposed to redistribute the longitudinal field and concurrently mitigate FBE in both logic states, while remaining compatible with standard 1T–1C DRAM processing. The results demonstrate that tailored gate-stack engineering can transform FBE from a reliability constraint into a tunable design parameter for next-generation vertical DRAM. KEYWORDS Floating-body effect, Vertical DRAM, Gate-induced drain leakage (GIDL), Quantum confinement effect (QCE), Work-function, Three-layer gate, TCAD simulation, Retention characteristics
more목차
Table of Contetnts i
Abstract iv
Chapter 1. Introduction 1
1.1 Scaling Limitations and Emergence of Floating-Body Effect in Vertical DRAM ·· 1
1.2 Research Motivation and Scope 3
1.3 References 3
Chapter 2. Impact of Floating-Body Effect on DRAM Operation 5
2.1 Device Structure and Simulation Set-Up 5
2.1.1 Model Calibration Using Reference VCT Device 5
2.1.2 Geometry and Key Design Parameters 5
2.1.3 Simulation Framework and Physical Models 6
2.2 Impact of Floating-Body Effect on Dynamic Retention 7
2.2.1 Introduction 7
2.2.2 ‘1’State Operation 8
2.2.3 ‘0’State Operation 8
2.3 Impact of Floating-Body Effect on Static Retention 9
2.3.1 Introduction 9
2.3.2 ‘1’State Operation 9
2.3.3 ‘0’State Operation 10
2.4 Evaluation of Pure Floating-Body Effect 11
2.5 References 12
Chapter 3. Parameter-Dependent Analysis of Floating-Body Effect 13
3.1 Impact of Gate Length on Floating-Body Effect 13
3.1.1 Introduction 13
3.1.2 Dynamic Retention Characteristics 14
3.1.3 Static Retention Characteristics 15
3.1.4 Evaluation of Pure Floating-Body Effect 15
3.2 Impact of Body Thickness on Floating-Body Effect 17
3.2.1 Introduction 17
3.2.2 Electrostatic Effect of Body-Thinning (without QCE) 18
3.2.3 Influence of Quantum Confinement Effect (QCE) 20
3.2.4 Trade-Off between FBE Suppression and Drive Current 22
3.3 Impact of Drain(SN) Doping Concentration on Floating-Body Effect 24
3.3.1 Introduction 24
3.3.2 Dynamic Retention Characteristics 24
3.3.3 Static Retention Characteristics 25
3.3.4 Evaluation of Pure Floating-Body Effect 26
3.3.5 Mechanistic Analysis via Transfer Characteristics 27
3.3.6 Discussion and Summary 27
3.4 References 28
Chapter 4. Mitigation Strategies of Floating-Body Effect 30
4.1 Split-Gate Structure for Floating-Body Effect Mitigation 30
4.2 Dual Work-Function Gate Engineering for Floating-Body Effect Mitigation 31
4.2.1 Introduction 31
4.2.2 Dynamic Retention Characteristics 32
4.2.3 Static Retention Characteristics 34
4.2.4 Evaluation of Pure Floating-Body Effect 35
4.2.5 Discussion and Summary 36
4.3 Three-Layer Work-Function Gate Engineering for Balanced FBE Mitigation 37
4.3.1 Introduction 37
4.3.2 Dynamic Retention Characteristics 38
4.3.3 Static Retention Characteristics 40
4.3.4 Evaluation of Pure Floating-Body Effect 41
4.3.5 Fabrication Feasibility 42
4.3.6 Discussion and Summary 44
4.4 References 46
Chapter 5. Conclusion 48
Summary in Korean 49
Acknowledgement 50
