Ternary-CMOS with Junction-less FET for Stable Operation and Enhanced Speed
- 주제(키워드) 3진 로직 , T-CMOS , JLFET , 3차원 집적 , BEOL , TCAD 모델링 , 정적 잡음 여유 , Ternary Logic , T-CMOS , JLFET , Monolithic 3D Integration , BEOL , TCAD Modeling , Static Noise Margin (SNM)
- 발행기관 서강대학교 일반대학원
- 지도교수 김시현
- 발행년도 2026
- 학위수여년월 2026. 2
- 학위명 석사
- 학과 및 전공 일반대학원 전자공학과
- 실제URI http://www.dcollection.net/handler/sogang/000000082484
- UCI I804:11029-000000082484
- 본문언어 영어
- 저작권 논문은 저작권에 의해 보호받습니다.
초록(요약문)
As semiconductor scaling faces fundamental limitations such as the "power wall" and physical scaling constraints, Multi-Valued Logic (MVL) has emerged as a potential solution to enhance data processing density. While Ternary CMOS (T-CMOS) is a prominent MVL candidate, conventional approaches face significant challenges: Carbon Nanotube FETs (CNTFETs) suffer from silicon process incompatibility, and Band-to-Band Tunneling (BTBT) devices are limited by low drive current and slow operating speeds. This thesis proposes a novel T-CMOS inverter architecture that monolithically integrates a Junction-less Field-Effect Transistor (JLFET) vertically within the Back-End- Of-Line (BEOL) process of a standard CMOS inverter. Unlike BTBT-based devices, the proposed structure utilizes drift-diffusion current, enabling high-speed operation while maintaining full compatibility with mature silicon processing technologies. The feasibility of the proposed device was validated through TCAD simulations and the fabrication of unit devices, including NMOS, PMOS, and Poly-Si channel JLFETs. The TCAD models were rigorously calibrated against experimental electrical characteristics, achieving an accuracy of over 90%. Although the initial design exhibited a degraded Static Noise Margin (SNM) of 130 mV due to threshold voltage (VT) mismatch and parasitic effects, a comprehensive optimization strategy involving body doping adjustment and device width scaling was implemented. This optimization successfully aligned the current ratios, enhancing the SNM to 198 mV and restoring full rail-to-rail output capability. The optimized ternary inverter demonstrated robust operation down to a supply voltage of 0.5 V and verified reconfigurable dual-mode functionality. Furthermore, the propagation delay analysis was expanded from the conventional two types to four distinct transition definitions to derive precise analytical formulas. Transient analysis of an eight- stage inverter chain revealed that structural optimization based on this enhanced RC delay modeling significantly improved the average propagation delay from 439.17/33.7 ns to 83.95/5.77 ns. This result confirms the architecture's potential for high-speed logic applications, presenting a practical and high-performance path for realizing silicon- compatible ternary logic circuits.
more초록(요약문)
인공지능(AI)과 같은 데이터 집약적 애플리케이션의 등장으로 반도체 집적회로의 전력 밀도 문제와 미세화 한계가 심화됨에 따라, 단위 면적당 데이터 처리 효율을 높일 수 있는 다치 논리(Multi-Valued Logic, MVL) 기술이 주목받고 있다. 그중 3진 CMOS(T-CMOS)는 유망한 해결책으로 연구되고 있으나, 기존의 탄소나노튜브(CNT) 기반 소자는 공정 호환성이 낮고, 밴드 간 터널링(BTBT) 기반 소자는 구동 전류가 낮아 동작 속도가 느리다는 한계가 있다. 본 논문에서는 이러한 문제를 해결하기 위해 표준 CMOS 공정의 후공정(BEOL) 단계에서 접합 없는 트랜지스터(Junction-less FET, JLFET)를 수직으로 적층하여 모놀리식으로 통합한 새로운 T-CMOS 인버터 구조를 제안한다. 제안된 구조는 기존의 낮은 터널링 전류 대신 높은 드리프트-확산(Drift-diffusion) 전류를 활용하여 고속 동작이 가능하며, 표준 실리콘 공정과의 호환성을 확보하였다. 본 연구에서는 TCAD 시뮬레이션을 통해 동작 원리를 검증한 후, 실제 SOI 기판 상에 NMOS, PMOS 및 Poly-Si 채널 JLFET 단위 소자를 제작하여 전기적 특성을 측정하였다. 측정된 실험 데이터를 바탕으로 TCAD 모델을 정밀하게 보정(Calibration)하여 90% 이상의 정확도를 확보하였다. 초기 설계된 인버터는 소자의 낮은 문턱전압과 기생 성분으로 인해 130 mV의 낮은 정적 잡음 여유(SNM)를 보였으나 , 바디 도핑 조절을 통한 문턱전압 최적화와 JLFET 소자 폭 조절을 통해 전류 구동력을 제어함으로써 198 mV의 향상된 SNM을 확보하였다. 최적화된 3진 인버터는 0.5 V의 저전압에서도 안정적인 3진 로직 동작을 보였으며, JLFET를 차단하여 이진(Binary) 인버터로도 동작 가능한 듀얼 모드 기능을 입증하였다. 또한, 전파 지연 분석 대상을 기존 2가지에서 4가지(τPh.D, τPf.D, τPh.U, τPf.U)로 확장하여 정밀한 계산식을 도출하였으며, 이러한 고도화된 RC 지연 모델링에 기반한 구조 최적화를 통해 8단 인버터 체인의 평균 전파 지연 시간을 초기 439.17/33.7 ns에서 83.95/5.77 ns로 대폭 개선함으로써 고속 동작 가능성을 확인하였다. 본 연구는 JLFET 적층형 T-CMOS가 차세대 고성능, 저전력 반도체 소자로서의 높은 잠재력을 가지고 있음을 시사한다.
more목차
Abstract II
List of Figures V
Chapter 1. Introduction 1
1.1. The Grewing Demand for Multi-Valued Logic Memories 1
1.2. Ternary Logic 4
1.2.1. Conventional Ternary Logic 4
1.2.2. JLFET-Integrated Ternary CMOS 7
Chapter 2. TCAD Simulation of JLFET-Integrated Ternary CMOS 9
2.1. Key Devices for Ternary Integration 9
2.1.1. Device Structure and Process Flow 9
2.1.2. Electrical Characteristics 13
2.2. JLFET-Integrated Ternary Inverter Simulation 16
Chapter 3. Device Fabrication and Electrical Characteristic 19
3.1. Fabrication of NMOS / PMOS / JLFET 19
3.2. Device Electrical Characteristic 26
Chapter 4. Compact Modeling and Ternary Operation Verification 29
4.1. TCAD Implementation of Fabricated Device Structure 29
4.1.1. Simulation Setup and Structural Validation 29
4.1.2. Calibration of Electrical Parameters 32
4.2. Analysis of Ternary Inverter Characteristics 37
4.2.1. Static Noise Margin 37
4.2.2. SNM Enhancement via VT Optimization 40
4.2.3. Transient Characteristics and Delay Analysis 45
Chapter 5. Conclusion 56
Bibliography 59
List of Publications 62
Conferences 62
Journals 62
