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3D n-Capacitor-Stacked FeRAM for Energy- Efficient Non-Volatile DRAM Applications

  • 김기훈 (서강대학교 일반대학원)

초록(요약문)

The proliferation of artificial intelligence has precipitated an urgent demand for high- density, energy-efficient memory solutions. Conventional DRAM suffers from scaling limitations and volatile power consumption, while traditional 1T-1C Ferroelectric RAM confronts similar density bottlenecks. To address these limitations, this thesis proposes a novel 3D n-Capacitor-Stacked FeRAM architecture, designed to maximize bit density without increasing cell footprint, leveraging back-end-of-line processes simulation compatible with 3D DRAM manufacturing. A critical challenge endemic to this 1T-nC structure is the polarization disturbance in unselected ‘victim’ cells sharing a common storage node. This research introduces and validates a VDD/3 inhibit bias scheme specifically engineered to mitigate this issue, optimized for the 7 nm HZO ferroelectric capacitor characteristics (Ec = 1.2 MV/cm). Comprehensive TCAD simulations and experimental MFM capacitor measurements confirm the scheme's efficacy, suppressing polarization loss in victim cells to less than 0.4 fC and ensuring robust data retention under repetitive stress. The 8-stack configuration is shown to provide a superior read margin (ΔVBL/2 = 99mV) by mitigating parasitic capacitance. The architecture's profound scaling potential is further demonstrated, achieving stable operation (ΔVBL/2 ≈ 75mV) at sub-1.2 V and in compact areas (below 4×10-3 um2). Finally, this work proposes two practical array architectures for large-scale implementation— a forward-looking 4F2 VCT-based layout and a 9F2 (effective 2.25F2) BCAT-based layout—establishing a viable technological pathway for next-generation, AI- oriented high-density memory systems.

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초록(요약문)

인공지능 기술의 확산은 고밀도, 에너지 효율적인 메모리 솔루션에 대한 수요를 급격히 증가시켰다. 기존 DRAM은 스케일링 한계와 휘발성으로 인한 전력 소모 문제를 겪고 있으며, 전통적인 1T-1C 강유전체 램(FeRAM) 역시 유사한 밀도 한계에 직면해 있다. 이러한 문제점들을 해결하기 위해, 본 논문은 3D DRAM 제조 공정과 호환되는 Back-End-Of-Line 공정을 활용하면서 셀 면적 증가 없이 비트 밀도를 극대화하도록 설계된 새로운 3D n-Capacitor-Stacked FeRAM 구조를 제안한다. 이러한 1T-nC 구조의 고질적인 핵심 문제는 공통 저장 노드(SN)를 공유하는 비 선택 ‘희생(victim)’ 셀에서 발생하는 분극 간섭(polarization disturbance) 현상이다. 본 연구는 이 문제를 완화하기 위해 7 nm HZO 강유전체 커패시터 특성(Ec = 1.2 MV/cm)에 최적화된 VDD/3 억제 바이어스(inhibit bias) 방식을 새롭게 도입하고 그 유효성을 검증한다. 포괄적인 TCAD 시뮬레이션 및 실제 MFM 커패시터 측정을 통해 제안된 방식의 유효성을 확인하였으며, 희생 셀의 분극 손실을 0.4 fC 미만으로 억제하고 반복적인 스트레스 하에서도 강건한 데이터 유지(retention) 특성을 보장함을 입증했다. 또한 8-스택 구성이 기생 커패시턴스(parasitic capacitance)를 완화함으로써 더 우수한 읽기 마진(ΔVBL/2 = 99 mV)을 제공함을 보였다. 나아가, 1.2 V 이하의 저전압 및 4×10-3 um2 이하의 초소형 면적에서도 안정적인 동작(ΔVBL/2 약, 75 mV)이 가능함을 보여주어 본 구조의 뛰어난 스케일링 잠재력을 증명하였다. 마지막으로, 본 연구는 대규모 집적을 위한 두 가지 실용적인 어레이 아키텍처로서 미래 지향적인 4F2의 VCT 기반 레이아웃과 9F2(실질적 2.25F2)의 BCAT 기반 레이아웃을 제안한다. 이는 차세대 인공지능 지향 고밀도 메모리 시스템을 위한 실행 가능한 기술적 경로를 제시한다.

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목차

Chapter 1. Introduction 1
1.1. Increasing Demand for High-Density and Energy-Efficient Memories 1
1.2. Ferroelectric Random-Access-Memory (FeRAM) 4
1.2.1. HfO2-based Ferroelectric Memory Devices 4
1.2.2. Fundamentals of FeRAM 6
1.2.3. Limitations of Conventional FeRAM 9
1.3. Scope and Organization of Thesis 12
Chapter 2. 3D nCS FeRAM 13
2.1. Introduction of 3D nCS FeRAM 13
2.2. Feasible Back-End-Of-Line Process Simulation of 3D nCS Structure 15
Chapter 3. TCAD Simulation Results 18
3.1. Simulation Analysis 18
3.1.1. Ferroelectric Characteristics Measurement 18
3.1.2. Unit Cell Memory Operation of 3D nCS FeRAM 23
3.1.3. Memory Array Operation of 3D nCS FeRAM 30
3.1.4. Scaling Potential of 3D nCS FeRAM 37
Chapter 4. Proposed Memory Array Architecture for 3D nCS FeRAM 43
4.1. Design Concept and Implementation 43
4.1.1. VCT-Based Array Architecture 43
4.1.2. BCAT-Based Array Architecture 46
Chapter 5. Conclusion 48
Bibliography 50
List of Publications 55
Conferences 55
Journals 56

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