Improvement of gate-source short failure 1200 V SiC MOSFET by suppressing abnormal poly Si defect in 1200 V SiC MOSFET
- 주제(키워드) SiC MOSFET , PECVD , Warpage , Defect
- 발행기관 서강대학교 일반대학원
- 지도교수 김상완
- 발행년도 2026
- 학위수여년월 2026. 2
- 학위명 석사
- 학과 및 전공 일반대학원 전자공학과
- 실제URI http://www.dcollection.net/handler/sogang/000000082479
- UCI I804:11029-000000082479
- 본문언어 영어
- 저작권 논문은 저작권에 의해 보호받습니다.
초록(요약문)
Silicon carbide (SiC) 기반 전력 소자는 높은 항복 전계, 낮은 온저항, 빠른 스위 칭 속도, 우수한 열전도도, 그리고 와이드 밴드갭 (wide bandgap) 특성을 지니 는 반도체 소자로, 고온 및 고전압 환경에서도 안정적으로 동작할 수 있는 장 점을 지닌다. 이러한 특성으로 인해 SiC 전력 소자는 별도의 냉각 장치 없이 도 효율적인 열 방출이 가능하다. 그러나 SiC 기판은 결정 구조상 Si 원자와 C 원자가 교대로 배열되어 있어 결정 내 응력이 쉽게 축적되고, lattice 상수 및 열팽창 계수의 불일치로 인해 내부 응력이 형성되기 쉬운 물리적 한계를 가진 다. 이로 인해 plasma enhanced chemical vapor deposition (PECVD) 및 ion implantation 과 같은 물리적 응력을 수반하는 공정에서는 기판의 휨 (warpage) 현상이 빈번하게 발생하기 때문에 포토리소그래피 공정에서 misalignment 문제를 유발할 수 있다. 이러한 문제를 해결하기 위해 기존 선행 연구에 따르면 lapping, backside grinding, annealing 등의 공정이 활용되지만, 물리적 연마 기반의 방법 은 wafer 두께 변화 및 파손 위험으로 인해 후속 공정에 제약이 따른다. 반면, annealing 공정은 고온 열처리를 통해 기판 내부 응력을 완화함으로써 warpage 를 개선할 수 있어, 비교적 간단하고 재현성이 높은 방법으로 널리 사용된다. Annealing은 고온에서 Si–H, C–H 결합의 해리를 유도하여 내부 응력을 완화시키고, lattice 복원과 동시에 warpage 개선 효과를 얻을 수 있다. 일반적으로 800°C 이상의 고온에서 수행되지만, 과도한 열예산 (thermal budget)은 박막의 막질 변화나 도펀트 확산 (dopant diffusion) 등 부작용을 초래할 수 있다. 본 연구에서는 PECVD 공정을 통해 SiO₂ 박막을 형성한 후, 950°C에서 4시간 동안 annealing 공정을 수행하여 warpage 개선하는 순서에 대해 변경할 점이 있는지 확인하였다. 또한, Si 기판을 대조군으로 설정하여 결함 발생이 기판 물 성에 기인하는지를 평가하고, PECVD 이후부터 annealing까지의 대기시간을 변 수로 하여 잔류 열(thermal residue)이 defect 발생에 미치는 영향을 분석하였다. 실험 결과, gate–source short failure로 이어지는 결함의 발생 원인과 재현성을 규 명하였으며, 이를 기반으로 SiC 기판 자체에 대한 pre-annealing 공정을 제안하였다. 본 공정은 SiC 기판의 밀도 증가(densification)를 유도하여 내부 응력을 효과적으로 완화시키고, abnormal poly-Si의 형성을 억제함으로써 defect 발생을 감소시켰다. 결과적으로, 제안된 SiC annealing 공정의 순서를 변경한 사항은 warpage 억제 와 defect 저감에 효과적이며, 전력 소자의 공정 수율(yield) 향상 및 신뢰성 개 선에 기여할 수 있음을 확인하였다. 본 연구는 SiC 기반 MOSFET 공정에서 발생 가능한 결함의 물리적 원인 분석과 그 개선 방안을 제시함으로써, 고신뢰성 SiC 전력 소자 제조를 위한 실질적인 공정 최적화 지침을 제안하였다.
more초록(요약문)
Silicon carbide (SiC)-based power devices are well-suited for high-temperature operation due to their intrinsic material properties, including high breakdown voltage, low on- resistance, fast switching speed, and superior thermal conductivity. These attributes facilitate efficient heat dissipation without the need for auxiliary cooling systems, thereby supporting device miniaturization and system integration. Despite these advantages, SiC substrates possess a crystalline structure characterized by alternating silicon and carbon atoms on a single surface, which renders them vulnerable to stress accumulation arising from lattice mismatch and differences in thermal expansion coefficients. As a result, fabrication processes involving mechanical or thermal stress, such as plasma-enhanced chemical vapor deposition (PECVD) and ion implantation, can induce wafer warpage. This deformation often leads to misalignment during subsequent photolithography steps, adversely affecting device performance and yield. To address warpage, several stress-relief techniques are commonly employed, including lapping, annealing, and backside grinding. While lapping and backside grinding physically reduce wafer thickness, they may introduce additional complexity in downstream processing. In contrast, annealing offers a straightforward solution, as it can be performed in conventional high-temperature furnaces to relieve internal stress and improve wafer flatness. During annealing, the thermal dissociation of Si–H and C–H bonds within the substrate facilitates stress relaxation and mitigates warpage. Typically, annealing at temperatures above 800°C is conducted following stress-inducing steps to recover lattice damage. However, such high thermal budgets can inadvertently alter film properties and promote dopant diffusion. In our previous study, for instance, PECVD- deposited SiO₂ films subjected to annealing at 950°C for 4 hours exhibited abnormal polycrystalline silicon (poly-Si) formation on the oxide surface. Subsequent device analysis revealed that this phenomenon caused gate–source short failures. To overcome these limitations, we propose a modified annealing strategy that applies thermal treatment directly to the bare SiC substrate prior to film deposition. This approach enhances substrate densification and effectively suppresses warpage without inducing undesirable side effects. Accordingly, the proposed process not only effectively suppressed the intrinsic warpage of the SiC substrate but also prevented the occurrence of defective dies associated with abnormal poly-Si formation, thereby achieving an improvement in yield.
more목차
Abstract IV
List of Tables VI
List of Figures VII
Chapter 1. Introduction 1
1.1. Power Semiconductor Devices 1
1.2. SiC Power Semiconductor Research Trends 6
1.3. Rationale of the Study 9
Chapter 2. Analysis of SiC MOSFET Structure and Defect Mechanisms 13
2.1. Material and Device Characteristics of SiC MOSFETs 13
2.1.1. Material Properties of SiC vs. Si 13
2.1.2. Structure of Planar SiC MOSFETs 25
2.1.3. Operating Principle of Planar SiC MOSFETs 27
2.2. Process flow and Importance of Implantation in SiC Planar
MOSFETs 30
2.3. Deposition and Annealing Processes in SiC MOSFETs 34
2.3.1. Hard Mask Oxide Deposition by PECVD 34
2.3.2. Post-Oxide Annealing 38
2.4. Warpage and Suppression in SiC Substrates 40
2.5. Defect Formation and Characterization 45
2.5.1. Defect Formation Mechanisms During Thermal and Implant
Processes 45
2.5.2. Defect Analysis Techniques(SEM,FIB,EDX,TEM) 50
Chapter 3. Experiments 62
3.1. Device Fabrication 62
3.2. Experiment 1-1: Equipment-Induced Evaluation 65
3.3. Experiment 1-2: Substrate-Induced Evaluation 67
3.4. Experiment 2: Hold time between PECVD and Annealing Evaluation 69
Chapter 4. Conclusion 72
Biography
