Demonstration of Ferroelectric Tunnel Field-Effect Transistor (FeTFET) for Low Power Synapse Device
- 주제(키워드) Neuromorphic computing , ferroelectric field-effect transistor (FeFET) , ferroelectric tunnel field-effect transistor (FeTFET) , synapse device , deep neural network (DNN) , training accuracy , energy consumption
- 발행기관 서강대학교 일반대학원
- 지도교수 김상완
- 발행년도 2026
- 학위수여년월 2026. 2
- 학위명 박사
- 학과 및 전공 일반대학원 전자공학과
- 실제URI http://www.dcollection.net/handler/sogang/000000082464
- UCI I804:11029-000000082464
- 본문언어 영어
- 저작권 논문은 저작권에 의해 보호받습니다.
초록(요약문)
With the exponential growth of data processing demands, the conventional von Neumann computing architecture faces fundamental limitations. To overcome these bottlenecks, neuromorphic computing, which emulates the human brain, has been extensively investigated. Therefore, various memory devices such as phase change random access memory (PCRAM), resistive RAM (RRAM), magnetic RAM (MRAM), charge trap flash, ferroelectric field-effect transistor (FeFET) are investigated for synapse devices. Among them, the HfO2-based ferroelectric field-effect transistor (FeFET) has attracted significant attention due to its fast switching speed (~ns) and low operating voltage (<5 V). However, since FeFET is based on the metal–oxide–semiconductor field-effect transistor (MOSFET) structure, it suffers from energy consumption issue due to its high driving current (~μA/μm). In this dissertation, a ferroelectric tunnel field-effect transistor (FeTFET) has been proposed and experimentally demonstrated to address this issue. First of all, the HfZrO film is optimized with various mole fraction, thickness, and annealing temperature by metal–ferroelectric–metal (MFM) and metal–ferroelectric– insulator–semiconductor (MFIS) capacitors. As a result, a 10 nm-thick Hf0.6Zr0.4O2 film annealed at 700℃ exhibits the most superior ferroelectric performance. Subsequently, FeTFET incorporating the optimized HfZrO2 film is fabricated and its electrical properties are investigated. Compared to the FeFET, which is set to control device, the FeTFET exhibits enhanced erase efficiency and wider memory window due to sufficient hole injection from the p-type source. Moreover, the operating current is reduced by three orders of magnitude, demonstrating the potential for ultra-low-power operation. FeTFET shows stable endurance characteristic around 107 cycles and reliable retention characteristic for over 10 years. Long-term potentiation (LTP) and long-term depression (LTD) characteristics based on incremental step pulse program/erase (ISPP/ISPE) are successfully achieved, confirming synaptic functionality. When applied to the deep neural network (DNN) simulation, the FeTFET can achieve excellent training accuracy of ~91.5% and the lowest energy consumption among comparable devices, validating its effectiveness for neuromorphic computing. Furthermore, as neuromorphic operations are realized through synapse devices array structures, a write bias scheme suitable for FeTFETs is developed. In case of the FeTFET, the polarization switching can be induced by electron injection from the drain or by hole injection from the source, enabling distinctive program and erase operations, respectively. Therefore, an AND-array configuration , where bit line (BL) and source line (SL) are arranged in parallel with perpendicular word line (WL), is suitable for FeTFETs since individual access to both the drain and the source of each FeTFET cell can be achieved. The inhibition operation can be demonstrated by positive voltage at the drain electrode for program operation and negative voltage at source electrode for erase operation. Unlike conventional schemes that rely solely on gate voltage, novel program/erase bias schemes using negative drain bias for program operation and positive source bias for erase operation are proposed and demonstrated. This approach enables simultaneous write operation of selected cells and inhibition operation of unselected cells with only bias at the selected cells. These results demonstrate that the proposed FeTFET-based synapse device effectively overcomes the energy efficiency limitations of conventional FeFETs, which can be expected to offer a promising pathway toward extremely low power and high-reliability neuromorphic computing systems.
more초록(요약문)
최근 데이터 처리량이 기하급수적으로 증가함에 따라, 기존 폰 노이만 구조의 한계를 극복하기 위한 인간의 뇌를 모사한 뉴로모픽 컴퓨팅 기술이 활발히 연구되고 있다. 이를 구현하기 위해, 상변화 메모리(phase change random access memory: PCRAM), 저항성 랜덤 액세스 메모리(resistive random access memory: RRAM), 자기저항 메모리(magnetic random access memory: MRAM), 전하 트랩 플래시 (charge trap flash: CTF), 강유전체 전계효과 트랜지스터(ferroelectric field effect transistor: FeFET) 등 다양한 메모리 소자가 시냅스 소자로 개발되고 있다. 그 중 FeFET는 빠른 동작 속도(~ns)와 낮은 동작 전압(<5 V) 등의 장점으로 가장 활발히 연구가 되고 있다. 그러나 FeFET는 금속-산화막-반도체 전계효과 트랜지스터(MOSFET)와 동일한 방식으로 동작하기 때문에, 구동전류가 μA/μm 수준으로 높은 소비 전력 문제가 존재한다. 본 학위논문에서는 이러한 한계를 극복하기 위해 강유전체 터널 전계효과 트랜지스터(ferroelectric tunnel field-effect transistor: FeTFET)를 시냅스 소자로 제안하고, 그 동작 특성을 검증하였다. 먼저, HfZrO 박막의 최적화를 수행하였다. Hf과 Zr의 조성비, 박막 두께, 열처리 온도 등을 변화시키며 다양한 금속-강유전체-금속(metal–ferroelectric– metal: MFM) 및 금속-강유전체-산화막-반도체(metal–ferroelectric–insulator– semiconductor: MFIS) 커패시터를 제작하여 전기적 특성을 분석한 결과, 700℃ 열처리된 두께 10 nm의 Hf0.6Zr0.4O2 박막이 가장 우수함을 확인했다. 최적화한 HfZrO 박막을 적용하여 FeTFET 소자를 제작하고 전기적 특성을 평가한 결과, 대조군으로 사용한 FeFET 대비 p-type 소스로부터 공급되는 충분한 양의 홀에 의해 지우기 효율이 향상되어 더 넓은 메모리 윈도우가 확보되었다. 뿐만 아니라, 구동 전류가 약 1000 배 (3 order) 낮게 나타나 저전력 구동 가능성을 확인하였다. FeTFET은 약 107회의 내구성과 10년 이상 데이터 유지 특성을 만족하였으며, incremental step pulse program (ISPP)/incremental step pulse erase (ISPE) 기반의 long-term potentiation/depression (LTP/LTD) 특성을 통해 시냅스 동작 가능성을 검증하였다. 이를 딥러닝 신경망 시뮬레이션에 적용한 결과, 약 91.5%의 높은 학습 정확도와 대조군 대비 ~96% 낮은 에너지 소비를 달성했다. 뉴로모픽 연산은 시냅스 소자 어레이에서 구현되므로, FeTFET의 특성을 반영한 구동 바이어스 스킴을 개발하였다. FeTFET은 드레인에서 공급되는 전자와 소스에서 공급되는 정공에 의해 분극 스위칭이 일어나고 그 결과 각각 프로그램과 지우기 동작이 가능하다. 따라서, 어레이 적용 시 드레인과 소스를 셀별로 개별 접근할 수 있어야 한다. 이러한 이유로, 비트 라인(bit line)과 소스 라인(source line)가 병렬로 연결되어 있고 워드 라인(word line)이 수직 형태로 구성되어 있어 각각 셀의 드레인과 소스에 개별로 접근할 수 있는 FeTFET AND 어레이의 바이어스 스킴을 개발했다. 구체적으로, 드레인에 양의 전압을 인가하여 전자의 공급을 막아 프로그램 동작을 억제하는 반면 지우기 동작에서는 소스에 음의 전압을 인가해 공급되는 정공을 억제함으로써 선택적 쓰기 동작이 가능함을 확인했다. 추가적으로, 본 연구에서는 기존의 게이트 전압만을 활용한 쓰기 동작에서 벗어나, 음의 드레인 전압을 이용한 프로그램 동작과 양의 소스 전압을 이용한 지우기 동작의 새로운 구동 방식을 제시하였다. 이를 통해 프로그램 시 게이트와 드레인에, 지우기 동작 시 게이트와 소스에만 전압을 인가함으로써 선택 셀의 구동과 비선택 셀의 억제 동작을 동시에 구현할 수 있는 혁신적인 바이어스 스킴임을 실험적으로 검증하였다. 본 연구 결과는 FeTFET 기반 시냅스 소자가 기존 FeFET의 한계를 극복하고, 초저전력·고신뢰성 뉴로모픽 시스템 구현을 위한 유망한 후보임을 시사한다.
more목차
초록 I
Abstract IV
List of Tables VII
List of Figures VIII
Chapter 1. Introduction 1
1.1. Neuromorphic System 1
1.2. Candidates for Synapse Devices 5
1.3. Ferroelectric Field-Effect Transistor (FeFET) 8
1.4. Ferroelectric Tunnel Field-Effect Transistor (FeTFET) 11
1.5. Scope and Organization of Dissertation 15
Chapter 2. Optimization of Ferroelectric Film 16
2.1. HfZrO Ferroelectric Film 16
2.2. Optimization of HfZrO Film 18
2.2.1. Fabrication of MFM Capacitors 18
2.2.2. Optimization of Mole Fraction 21
2.2.3. Optimization of HfZrO Film Thickness 25
2.2.4. Optimization of Annealing Temperature 27
2.2.5. Verification of Optimized HfZrO Film through MFIS Capacitor 29
Chapter 3. Device Fabrication and Electrical Characteristics of FeTFET 32
3.1. Device Fabrication of FeTFET 32
3.2. Electrical Characteristics of FeTFET 35
3.2.1. DC characteristic of FeTFET 35
3.2.2. Comparison between FeTFET and FeFET 37
3.2.3. Reliability Characteristic of FeTFET 47
3.2.4. Synaptic Characteristic of FeTFET 49
3.3. Deep Neural Network Simulation 52
3.3.1. Deep Neural Network Simulation Result and Benchmarking 53
3.3.2. Device-to-Device and Cycle-to-Cycle Variation 55
Chapter 4. Bias Schemes for Array Operation 58
4.1. AND FeTFET Array 58
4.2. Write Bias Scheme of AND FeTFET Array 60
4.3. Novel Program/Erase Bias Scheme of AND FeTFET Array 68
4.3.1. Novel Program/Erase Bias Scheme of FeTFET 69
4.3.2. Novel Program/Erase Bias Scheme of AND FeTFET Array 73
Chapter 5. Development of Unit Process for Performance Enhancement of FeTFET 83
5.1. Sidewall Spacer for Suppressing Ambipolar Current 84
5.1.1. Sidewall Spacer Formation 86
5.1.2. FeTFET with Sidewall Spacer 87
5.2. Laminated Film for Large Memory Window 88
5.2.1. Process Flow of Laminated HfZrO Film 88
5.2.2. Electrical Characteristics of Laminated HfZrO Film 90
5.2.3. FeTFET with Laminated HfZrO Film 93
5.3. HfAlO Film for Higher Annealing Temperature 95
5.4. Recovery Pulse for Improving Endurance Characteristic 99
Chapter 6. Conclusion 101
Bibliography 104
List of Publications 116
Journals 116
Conferences 118
Patents 122
