A 0.9-V-to-0.85-V, 150-mA LDO with Load- Invariant ≥70-dB Gain Using a Load- Adaptive Hybrid Buffer
- 주제(키워드) 아날로그 회로 , 전력관리회로 , PMIC , LDO , Analog , Circuit , Buffer , Low Voltage
- 발행기관 서강대학교 일반대학원
- 지도교수 Sung-Wan Hong
- 발행년도 2026
- 학위수여년월 2026. 2
- 학위명 석사
- 학과 및 전공 일반대학원 전자공학과
- 실제URI http://www.dcollection.net/handler/sogang/000000082382
- UCI I804:11029-000000082382
- 본문언어 영어
- 저작권 논문은 저작권에 의해 보호받습니다.
초록(요약문)
본 논문에서는 완전 집적형 저전압 전력 관리를 위해 설계된 Hybrid Buffer 기반 외부 커패시터 없는 저전압 LDO를 제안한다. 최근 SoC 및 웨어러블 기기의 공급 전압이 점차 낮아짐에 따라, 외부 커패시터 없이 안정적인 레귤레이션과 빠른 과도 응답 특성을 동시에 확보하는 것이 중요한 과제로 대두되고 있다. 제안된 LDO는 0.9 V의 공급 전압과 50 mV의 드롭아웃 전압에서 동작하며, 외부 커패시터 없이도 넓은 부하 전류 범위에서 안정적인 동작을 유지한다. 제안된 구조는 부하 조건에 따라 동작이 적응적으로 변한다. 경부하에서는 버퍼로 동작하여 루프의 안정성을 확보하고, 중부하에서는 추가적인 이득 단으로 동작하여 Miller 루프 이득을 증가시켜 보상을 용이하게 하며, 감소되는 전체 DC 이득을 보상하고 과도 응답 특성을 개선한다. 이러한 동작을 통해 제안된 구조는 저전압 환경에서도 높은 안정성과 빠른 응답 특성을 동시에 달성한다. 시뮬레이션 결과, 본 LDO는 0.9 V의 공급 전압과 50 mV의 드롭아웃 전압에서 0 ~ 150 mA의 부하 전류 범위에서 안정적으로 동작함을 확인하였다. 0 → 150 mA 부하 스텝 변화 시 언더슛은 216 mV, 회복 시간은 2.7 µs, 상승 및 하강 시간은 각각 100 ns로 나타났다. 이러한 결과를 통해 제안된 구조는 차세대 저전압 SoC 응용을 위한 완전 집적형, 빠르고 안정적인 Capless LDO 구현이 가능함을 입증하였다.
more초록(요약문)
This paper presents a hybrid-buffer-based capacitor-less low-dropout regulator (LDO) designed for fully integrated low-voltage power management. As the supply voltage continues to scale down in modern SoCs and wearable devices, achieving stable regulation and fast transient response without external capacitors has become a major challenge. The proposed LDO operates from a 0.9 V supply with a dropout voltage of only 50 mV, maintaining stable operation across a wide load range without any external components. The proposed hybrid buffer adaptively changes its operation depending on the load condition. At light load, it behaves as a buffer to ensure loop stability. At heavy load, it operates as an additional gain stage which boost the Miller loop gain, compensate for reduced DC gain and improve transient performance. Through this operation, the regulator achieves both low-voltage operation and fast transient response across varying load conditions. Simulation results verify stable operation over a 0 – 150 mA load range at a 0.9 V supply and 50 mV dropout voltage. For a 0 → 150 mA load step, the LDO achieves an undershoot of 216 mV and a settling time of 2.7 µs with both rising and falling edges of 100 ns. These results demonstrate that the proposed hybrid-buffer structure enables a fully integrated, fast, and stable capacitor-less LDO suitable for next-generation low-voltage SoC applications.
more목차
I. Introduction 1
1.1 Research Background and Motivation 1
1.2 Challenges in Achieving Fully Integrated Low-Voltage LDO 4
1.3 Research Goal of the Proposed LDO 6
II. Review of Conventional Capless LDOs 8
2.1 Overview of Capless LDO Architecture and Design Trends 8
2.1.1 Buffer Based Capless LDO Architecture and Design Trends 9
2.1.2 Miller-Compensated Capless LDOs 10
2.2 Conventional Capless LDO Structures and Their Limitations 13
III. Concept of proposed LDO 16
3.1 Overall Architecture and Operation Principle 16
3.1.1 Operation Principle at Light Load 17
3.1.2 Operation Principle at Heavy Load 19
3.1.3 Operation Principle at Middle Load 21
3.2 Compensation Strategy and Stability Consideration 23
3.2.1 Compensation Strategy at Light Load 24
3.2.2 Compensation Strategy at Heavy Load 30
3.3 Transient Response Strategy 35
IV. Simulation Results 38
4.1 Load Transient and Frequency Response 38
4.2 PSR 42
V. Conclusion 43
References 44
