Power-Constrained Monolithic Inter-tier Via Replacement in 3D ICs
파워 제약을 고려한 모놀리식 3차원 집적회로의 층간 비아(MIV) 재배치 기법
- 발행기관 서강대학교 일반대학원
- 지도교수 김주호
- 발행년도 2025
- 학위수여년월 2025. 8
- 학위명 석사
- 학과 및 전공 일반대학원 컴퓨터공학과
- 실제 URI http://www.dcollection.net/handler/sogang/000000081777
- UCI I804:11029-000000081777
- 본문언어 영어
- 저작권 서강대학교 논문은 저작권 보호를 받습니다.
초록 (요약문)
5nm 이하 공정 노드로의 스케일링은 배선 혼잡 및 전력 밀도 문제로 인해 심각한 설계상의 한계에 직면하고 있으며, 이러한 문제를 해결하기 위한 유망한 대안으로 모놀리식 3D 집적회로(M3D-IC)가 주목받고 있습니다. 본 연구에서는 기존 2D 설계를 M3D 환경에 적응시키기 위해 그래프 신경망(GNN)을 기반으로 한 계층 분할(tier partitioning) 기법을 활용합니다. 이 기법은 크로스-티어 연결을 식별하고 면적 균형을 유지하는 데 도움이 되지만, 본 논문의 핵심 기여는 아닙니다. 배치 이후, 크로스- 티어 통신을 위한 앵커 셀(anchor cell)이 일반적인 2D I/O로 처리되어 칩의 모서리나 가장자리로 몰리는 현상을 관찰했습니다. 이러한 편향된 분포는 3D 배선에서 불필요한 우회를 유발하여 전체 배선 길이(wirelength)를 증가시킵니다. 이 문제를 해결하기 위해, 우리는 모놀리식 인터티어 비아(MIV)의 배치를 전력 밀도 정보를 고려한 웨버(Weber) 기반 최적화 문제로 재정의합니다. 제안하는 방법은 각 MIV를 연결된 셀들의 기하학적 중심에 가깝게 배치하되, 배치 이후 생성된 스위칭 활동 맵(switching activity map)을 활용하여 고전력 밀도 영역은 피하도록 유도합니다. 이를 통해 전력 집중 현상을 완화하고 배선 효율을 향상시킬 수 있습니다. 5nm 벤치마크 회로에 대한 실험 결과, 제안한 방법은 최대 9.1%의 전력 감소와 비슷하거나 개선된 타이밍 특성, 그리고 ±2.6% 범위 내의 배선 길이 변화를 달성했습니다. 주제어: 3D-IC 설계, 단층 집적 비아(MIV) 재 배치, 회로 분할, 생성 모델 기반 그래프 신경망
more초록 (요약문)
As scaling below the 5 nm node faces critical challenges due to wiring congestion and power limitations, monolithic 3D integrated circuits (M3D-ICs) are emerging as a promising solution for continued integration. In our work, we utilize a graph neural network (GNN)-based tier partitioning approach to adapt an existing design for M3D implementation. This method helps identify cross-tier connections and maintain area balance, although it is not the core contribution of our work. After performing placement, we notice an issue commonly seen in design. Specifically, the anchor cells used for cross- tier communication—essentially acting as I/O points between layers—are often handled by commercial routers as if they were standard 2D I/Os. As a result, these cells tend to migrate toward the edges or corners of the chip, leading to uneven distribution. This corner clustering creates unnecessary detours in 3D net routing, significantly increasing the overall wirelength (WL). To address this issue, we reformulate the process of assigning monolithic inter-tier vias (MIVs) as a power-aware optimization problem inspired by the Weber location model. In this formulation, each MIV is placed near the geometric center of the cells it connects, but with an added constraint: it is steered away from high-power-density regions, based on post-placement switching activity maps. This helps avoid power hotspots while reducing routing overhead. Experimental results on 5 nm benchmarks demonstrate up to 9.1% power reduction and comparable or slightly improved timing, with wirelength changes within ±2.6% across multiple designs. Key words:3D-IC design, Monolithic Inter-layer Via (MIV) replacement, circuit partitioning
more목차
Abstract
Chapter 1. Introduction 1
Chapter 2. Background 4
2.1 Motivation for 3D Integration 4
2.2 Partitioning Strategies in M3D Design 6
2.3 Cascade-2D Flow 6
2.4 Shrunk-2D Flow 6
2.5 Transition to GNN-Based Partitioning 8
2.6 Limitations in tier partition and solution of MIV planning 11
2.7 Motivation for Our Approach 13
Chapter 3 Power-Constrained Monolithic Inter-tier Via Replacement in Monolithic 3D ICs 14
3.1 GNN-Based 3D-IC design with MIV refinement flow 14
3.2 Pre-Learning 17
3.3 Tier Partition Implementation 18
3.4 MIV Minimization 19
3.5 Power-Aware MIV Placement 22
3.5.1 Methodology and Implementation Flow 22
3.5.2 Cost Function Formulation and Gradient-Based Optimization 25
Chapter 4. Experimental Results and Analysis 32
4.1 Experimental Setup 32
4.2 Optimized critical path and MIV placement results 34
4.3 Impact of Optimized MIV Count on Wirelength and Power. 34
4.4 Comparison of 2D and 3D Designs with MIV Optimization 37
Chapter 5. Conclusion 38
References 39
