An In-Memory Computing Architecture Utilizing NEM Memory Switch
- 발행기관 서강대학교 일반대학원
- 지도교수 범진욱
- 발행년도 2025
- 학위수여년월 2025. 8
- 학위명 석사
- 학과 및 전공 일반대학원 전자공학과
- 실제 URI http://www.dcollection.net/handler/sogang/000000081730
- UCI I804:11029-000000081730
- 본문언어 영어
- 저작권 서강대학교 논문은 저작권 보호를 받습니다.
초록 (요약문)
본 논문에서는 이진 신경망(BNN)의 효율적인 실행을 위해 설계된 1C-1N 소자를 기반으로 하는 새로운 인메모리 컴퓨팅(IMC) 아키텍처를 제안한다. 기존의 폰 노이만(von Neumann) 아키텍처는 프로세서와 메모 리 유닛이 분리되어 있어 메모리 병목 현상이 발생하는 반면, 제안된 아키 텍처는 나노전자기계(NEM) 소자의 인메모리 연산(logic-in-memory) 기능 을 활용하여 메모리와 연산을 밀접하게 통합한다. 커플링 커패시터와 NEM 메모리 스위치로 구성된 1C-1N 구조는 BNN 추론에 필수적인 XNOR 연산을 인메모리 방식으로 가능하게 할 뿐만 아니라, 별도의 디지 털-아날로그 변환 없이 아날로그 도메인에서 팝카운트(pop-count) 기능도 지원한다. 기존 IMC 구현에서 나타나는 정적 전력 소모, 감지 마진 저하, ADC로 인한 면적 증가 등의 문제를 해결하기 위해, 본 연구는 1C-1N 구조를 커 패시터 DAC(CDAC)로 재사용하는 analog pop-count 회로를 도입한다. 이 를 통해 별도의 ADC가 불필요해져 기존 설계에 비해 면적을 49.5% 절감 하고 에너지 소모도 크게 낮춘다. 28nm CMOS 공정으로 제작된 NEM 메 모리 스위치는 무한에 가까운 온/오프 전류 비와 오프 상태에서의 제로 정 적 전류 특성을 제공하여, 비트당 1 fJ의 에너지만으로 초저전력 판독을 가능하게 한다. 시뮬레이션 결과는 제안된 시스템의 기능성과 효율성을 입증한다. Analog pop-count 회로는 샘플링 및 결정 단계 간의 전하 축적을 비교하 는 SAR(연속 근사 레지스터) 방식을 통해 높은 정밀도를 달성한다. 동일 한 1C-1N 셀을 사용해 binary weighted CDAC를 형성함으로써 연산과 판독 간의 원활한 전환이 가능하다. 몬테카를로 시뮬레이션은 접촉 저항의 변동성에도 불구하고 제안된 IMC 시스템이 BNN에 대해 높은 추론 정확 도를 유지함을 보여주며, MNIST 데이터셋에서 디지털 기반 대비 단 0.6% 저하된 97.73%의 정확도를 달성한다. 결론적으로, 본 연구는 1C-1N 기반 IMC 아키텍처가 엣지 AI 응용을 위한 매우 에너지 효율적이고 면적 효율적인 솔루션임을 보여준다. 인메모 리 연산, 아날로그 누적, 비휘발성 메모리 기능을 단일 소자에 통합함으로 써, 차세대 저전력, 고밀도, 고성능 컴퓨팅 시스템의 실현 가능성을 제시한 다.
more초록 (요약문)
This paper presents a novel in-memory computing (IMC) architecture based on a one-capacitor-one-nanoelectromechanical (1C-1N) memory switch device designed for efficient execution of binary neural networks (BNNs). In contrast to traditional von Neumann architectures, which suffer from memory bottlenecks due to separate processing and storage units, the proposed architecture tightly integrates memory and computation by leveraging the logic-in-memory capability of nanoelectromechanical (NEM) devices. The 1C-1N structure, consisting of a coupling capacitor and a NEM memory switch, not only enables in-situ XNOR operations essential for BNN inference, but also supports analog-domain pop-count functionality without the need for additional digital-to-analog conversion. To address limitations in previous IMC implementations—such as static power consumption, sensing margin degradation, and area overhead due to ADCs—this work introduces an analog pop-count circuit that reuses the 1C-1N structure as a capacitor DAC (CDAC). This eliminates the need for separate ADCs, thereby reducing area by 49.5% compared to conventional designs, and significantly lowering energy consumption. The NEM memory switch, fabricated in a 28 nm CMOS process, offers near-infinite on/off current ratio and zero static current in the off-state, allowing ultra-low-power read operations with only 1 fJ/bit of energy. Simulation results confirm the functionality and efficiency of the proposed system. The analog pop-count circuit achieves high precision through a successive approximation register (SAR) scheme that compares charge accumulation between sampling and decision phases. A binary-weighted CDAC is formed using the same 1C-1N cells, enabling seamless transition between computation and readout. Monte Carlo simulations further demonstrate that the proposed IMC system maintains high inference accuracy for BNNs despite variability in contact resistance, achieving 97.73% accuracy on the MNIST dataset with only 0.6% degradation compared to the digital baseline. Overall, this work demonstrates that the 1C-1N-based IMC architecture offers a highly energy-efficient and area-compact solution for edge AI applications. By combining logic-in-memory operations, analog-domain accumulation, and non-volatile memory functionality in a single compact device, the proposed architecture paves the way for future generations of low-power, high-density, and high-performance computing systems.
more목차
Abstract
Chapter 1. Introduction 1
Chapter 2. Previous Works 5
2.1 Current Sensing Scheme 6
2.2 Charge Based Scheme 8
Chapter 3. Nanoelectromechanical(NEM) Memory Switch 12
3.1 Nanoelectromechanical Memory Switch Operation 12
3.2 1Capacitor-1Nanoelectromechanical Memory Switch (1C-1N) Device 14
3.3 XNOR operation in 1C-1N 22
Chapter 4. Analog Pop-Count Circuit 25
Chapter 5. Evaluation 36
5.1 NEM Memory Switch 36
5.2 Analog Pop-count Circuit 39
Chapter 6. Conclusion 44
References 46
