A 500 frames/s Column-parallel 10-bit Two-step Single Slope ADC for CMOS Image Sensor
- 주제어 (키워드) CIS , Two-step Single Slope ADC , CMOS Image Sensor
- 발행기관 서강대학교 일반대학원
- 지도교수 범진욱
- 발행년도 2025
- 학위수여년월 2025. 2
- 학위명 석사
- 학과 및 전공 일반대학원 전자공학과
- 실제 URI http://www.dcollection.net/handler/sogang/000000079796
- UCI I804:11029-000000079796
- 본문언어 영어
- 저작권 서강대학교 논문은 저작권 보호를 받습니다.
초록 (요약문)
This paper proposes a single slope ADC (SS ADC) for high-frame-rate CMOS image sensors. The proposed SS ADC is designed with a two-step SS ADC architecture to achieve high conversion speeds even at 10-bit high resolution, ensuring excellent high-frame-rate performance. The total 10-bit data is generated through a combination of 5-bit coarse conversion and 7-bit fine conversion. To minimize fixed pattern noise caused by pixel non-uniformity and noise from parallel ADCs, a dual CDS method is introduced. Analog CDS amplifies the difference between the signal voltage and reset voltage to remove offsets, while digital CDS eliminates random noise generated in the columns within the digital domain. This paper explains the structure and operation of the ramp generator, which generates various reference voltages required for conversion, as well as the ADC architecture, which converts pixel signal voltages into digital codes. Additionally, techniques for correcting conversion errors have been applied to the ramp generator to enhance the linearity of the A/D conversion. The proposed ADC is implemented using the 110nm DB HiTek CIS SPAD process.
more초록 (요약문)
본 논문은 고프레임률 CMOS Image sensor용 single slope ADC(SS ADC)를 제안한다. 제안된 SS ADC는 고프레임률 성능을 달성하기 위해 10-bit 고해상에서도 높은 변환 속도를 낼 수 있도록 two-step SS ADC 구조로 설계되었다. 총 10-bit data는 5-bit coarse 변환과 7-bit fine 변환을 통해 생성된다. 또한, pixels의 불균일성에서 비롯되는 kT/C noise와 parallel ADC의 noise로 인해 발생하는 fixed pattern noise(FPN)를 최소화하기 위해 Dual CDS를 도입했다. analog CDS는 signal 전압과 reset 전압 간의 차이를 증폭하여 offset을 제거하고, digital CDS는 Column에서 발생하는 random noise들을 디지털 도메인에서 제거한다. 본 논문에서는 변환에 필요한 다양한 reference 전압을 생성하는 Ramp generator와 pixel signal 전압 입력을 digital code로 변환하는 ADC 아키텍처의 구조와 동작을 설명한다. 또한, A/D 변환의 선형성을 향상시키기 위해 변환 에러 보정을 위한 기술이 ramp generator에 적용되었다. 제안하는 ADC는 110nm DB Hitek CIS SPAD 공정을 사용하여 구현되었다.
more목차
Chapter 1. Introduction 3
Chapter 2. Fundamentals of Conventional Two-step SS ADC 8
2.1 Noise Source of CIS 8
2.2 Principle of Conventional Two-step SS ADC Operation 10
2.3 Correlated Double Sampling (CDS) 13
Chapter 3. Implementation Technique of The Proposed Two-step SS ADC 18
3.1 Overall Architecture of The Proposed SS ADC 18
3.2 Column Architecture 20
3.2.1 Column Preamp 20
3.2.2 Column Comparator 24
3.3 Global Architecture 28
3.4 Operation Principle of Proposed SS ADC 32
3.5 Techniques for Error Correction 38
Chapter 4. Measurement Results and Discussion 53
Chapter 5. Conclusions 68
References 70
