Vertical Ferroelectric-Metal Field-Effect Transistor (V-FeMFET) with Channel-All-Around (CAA) Structure
- 주제어 (키워드) Neuromorphic computing , Ferroelectric field-effect transistor (FeFET) , Ferroelectric-metal field-effect transistor (FeMFET) , Area ratio , Vertical-channel , Channel-all-around (CAA) , Memory window (MW) , 뉴로모픽 컴퓨팅 , 강유전체 전계 효과 트랜지스터 , 강유전체-금속 전계 효과 트랜지스터 , 면적비 , 수직 채널 , 채널-올-어라운드 , 메모리 윈도우
- 발행기관 서강대학교 일반대학원
- 지도교수 김시현
- 발행년도 2025
- 학위수여년월 2025. 2
- 학위명 석사
- 학과 및 전공 일반대학원 전자공학과
- 실제 URI http://www.dcollection.net/handler/sogang/000000079672
- UCI I804:11029-000000079672
- 본문언어 영어
- 저작권 서강대학교 논문은 저작권 보호를 받습니다.
초록 (요약문)
The development of data-intensive applications such as artificial intelligence (AI) has given prominence to the necessity of future memory devices with low-power, high- performance operation. Compared to the central processer unit (CPU), the slower speed and higher energy consumption of memory devices are providing the limitation to the von Neumann architecture, known as bottleneck. Accordingly, research on new computing architecture to overcome its constraints, including embedded non-volatile memory (eNVM), processing-in-memory (PIM), and neuromorphic computing, has progressed. Therefore, it is necessary to develop NVMs with comparable performance. Recently, HfO2-based ferroelectric field-effect transistors (FeFETs) have been highlighted among the various candidates for future NVM due to their excellent power efficiency, thickness scalability, and CMOS compatibility. Although the confirmed advantages, the gate potential distribution across the metal-ferroelectric (FE)-interfacial layer (IL)-silicon (MFIS) stack remain issues. The relatively high capacitance of the FE layer (CFE) than that of IL (CIL) resulting from the high-k thin FE reduced the applied voltage across the FE (VFE), leading to a smaller memory window (MW). Conversely, the increased voltage applied to the IL (VIL) caused program/erase (P/E) endurance degradation due to charge trapping. As a solution to these challenges, ferroelectric-metal field-effect transistors (FeMFETs) have been proposed, employing capacitance engineering by designing the FE area (AFE) smaller than the IL area (AIL). The insertion of an inner gate between the FE and IL layers, referred to the metal-FE-metal-IL-silicon (MFMIS) structure, provides a clear advantage by decreasing the area ratio (AR = AFE/AIL), effectively addressing the issues. However, the requirement to make the AIL larger than the AFE poses a drawback for integration density in planar structures. In this dissertation, a vertical FeMFET (V-FeMFET) that combines MFMIS and channel-all-around (CAA) structure by placing a metal-FE-metal (MFM) capacitor above a cylindrical metal-IL-silicon (MIS) capacitor is proposed. It provides AR adjustability through spacer thickness (tsp) engineering without sacrificing footprint. Moreover, the exceptional memory characteristics of the V-FeMFET is thoroughly validated using technology computer-aided design (TCAD) simulation, demonstrating that a wide MW over 3 V can be obtained with low-power and high-speed P/E pulses of 2.1 V / 75 ns by optimizing AR through tsp. Furthermore, a reduced VIL supports the potential to enhance endurance. These remarkable attributes establish V-FeMFET as a compelling contender for NVM applications.
more초록 (요약문)
인공지능과 같은 데이터 중심 기술의 발전은 저전력 및 고성능 메모리 소자 개발의 필요성을 더욱 강조했다. 중앙처리장치에 비해 느린 동작 속도와 높은 전력 소모는 폰 노이만 구조의 병목현상이라는 불리는 한계를 초래했다. 이 한계를 극복하기 위해 임베디드 비휘발성 메모리, 프로세싱-인-메모리, 뉴로모픽 컴퓨팅 등 새로운 컴퓨팅 구조에 대한 연구가 진행되었으며, 이에 부합하는 성능을 갖춘 비휘발성 메모리 소자의 개발이 요구되었다. 최근, 뛰어난 전력 효율, 소형화 가능성, 그리고 기존 실리콘 반도체 공정과의 호환성을 갖춘 하프니아 기반의 강유전체 전계효과 트랜지스터가 차세대 비휘발성 메모리 소자로 주목을 받았다. 그러나 금속-강유전체- 산화막-실리콘 (MFIS) 구조에서 발생하는 포텐셜 분배 분제는 여전히 해결이 필요한 과제로 남아 있다. 높은 유전상수를 가진 얇은 강유전체 박막의 높은 커패시턴스는 강유전체 박막에 인가되는 전압을 낮춰 메모리 윈도우를 감소시키고, 반대로 산화막에 인가되는 높은 전압은 전하 트랩으로 인한 내구성 열화를 초래하였다. 이를 해결하기 위해 강유전체-금속 전계효과 트랜지스터가 제안되었다. 강유전체와 산화막 박막 사이에 내부 게이트 전극을 추가한 금속-강유전체-금속-산화막-실리콘 (MFMIS) 구조는 강유전체의 면적을 산화막보다 작게 설계하여 커패시턴스를 조절함으로써 위의 문제를 해결할 수 있는 명확한 장점을 제공한다. 그러, 산화막의 면적이 강유전체 면적보다 커야 하는 구조적 특성은 집적도 향상에 있어 한계로 작용한다. 본 논문은 강유전체-금속 전계효과 트랜지스터와 채널-올-어라운드 구조를 결합한 수직 채널널 강유전체-금속 전계효과 트랜지스터를 제안한다. 이 구조는 평판형 금속-강유전체-금속 커패시터가 실린더형 금속-산화막- 실리콘 커패시터 상단에 집적되어 낮은 면적비를 형성하며, 스페이서 두께 조절을 통해 소자 면적의 변화 없이 면적비를 조절할 수 있는 장점을 갖는다. 아울러, 제안된 소자의 우수한 메모리 특성이 TCAD 시뮬레이션을 통해 입증되었다. 2.1 V / 75 ns의 저전압 고속 펄스 동작에서 3 V 이상의 넓은 메모리 윈도우가 나타났으며, 산화막에 인가되는 전압 감소를 통해 내구성 향상도 확인되었다. 이러한 우수한 특성은 수직형 강유전체-금속 전계효과 트랜지스터가 비휘발성 메모리 소자의 응용 분야에서 강력한 후보임을 입증한다.
more목차
Chapter 1. Introduction 1
1.1. Requirement of Next Generation Non-Volatile Memories 1
1.2. Ferroelectric Field-Effect Transistors 4
1.2.1. HfO2-based Ferroelectrics 4
1.2.2. Understanding Memory Window and Capacitance Engineering in FeFETs 6
1.2.3. Breakthrough of FeFETs 10
1.3. Scope and Organization of Dissertation 12
Chapter 2. Vertical FeMFET with CAA Structure 13
2.1. Introduction of V-FeMFET 13
2.2. Concept of V-FeMFET 14
Chapter 3. TCAD Simulation Analysis of V-FeMFET 17
3.1. Characterization of Ferroelectric Material 17
3.2. Characterization of V-FeMFET 20
3.2.1. Operation Pulse Optimization 22
3.2.2. MW Analysis with Load-line Analysis 24
3.2.3. Investigation of AR Effect 28
Chapter 4. Process Feasibility of V-FeMFET 31
4.1. Process Flow of V-FeMFET 31
4.2. Analysis on Device Design Parameters 34
4.2.1. Hole Etching Variation 34
4.2.2. Scaling Effect 36
Chapter 5. Conclusion 38
Bibliography 39
