Bias Temperature Instability를 고려한 클럭 트리 합성
Bias Temperature Instability Tolerant Clock Tree Synthesis
- 주제어 (키워드) 클럭 트리 합성 , 열화 현상 , 바이어스 온도 불안정성 , 선형 계획법 , Clock tree synthesis , Aging effect , Bias temperature instability , Linear Programming
- 발행기관 서강대학교 일반대학원
- 지도교수 김주호
- 발행년도 2025
- 학위수여년월 2025. 2
- 학위명 박사
- 학과 및 전공 일반대학원 컴퓨터공학과
- 실제 URI http://www.dcollection.net/handler/sogang/000000079626
- UCI I804:11029-000000079626
- 본문언어 한국어
- 저작권 서강대학교 논문은 저작권 보호를 받습니다.
초록 (요약문)
클럭 트리 합성(Clock Tree Synthesis)은 고성능 동기식 시스템을 설계하는 데 있어 중요한 단계가 되어가고 있다. 클럭 게이팅 기술은 전력 소비를 줄이기 위한 잘 알려진 방법 중 하나이다. 그러나 클럭 게이팅이 적용된 클럭 트리는 바이어스 온도 불안정성 (BTI, Bias Temperature Instability) 으로 인한 클럭 버퍼의 문턱 전압의 성능 저하와 비대칭 노화로 인해 클럭 스큐가 크게 발생할 수 있다. 이 논문에서는 바이어스 온도 불안정성을 처리하기 위해 공급 전압 정렬이 적용한 새로운 대칭 버퍼 클럭 트리 합성을 제안한다. 첫 번째 단계로 전력 소비를 최소화한 대칭형 추상 트리 토폴로지를 상향식 단계에서 생성한다. 둘째, 하향식 단계에서는 신호 확률 (SP, Signal Probability)을 적용하여 클럭 게이팅으로 인한 비대칭 바이어스 온도 불안정성에 의한 문턱전압 변화를 추정한다. 배치 단계에 앞서 선형 프로그래밍(LP) 기반 알고리즘을 적용하여 각 트리 레벨에서 클럭 스큐 제약을 만족하는 버퍼의 최적의 공급 전압을 찾는다. 마지막으로 와이어 스네이킹을 사용하여 와이어 라우팅을 수행하여 클럭 트리 합성을 완료한다. 실험 결과, 제안한 클럭 트리 합성 방법론은 기존 방식에 비해 클럭 스큐를 평균 51% 감소시키는 것으로 나타났다.
more초록 (요약문)
Clock tree synthesis (CTS) has become a critical step in designing the high performance synchronous system. The clock gating technique is one of the well-known methods for reducing power consumption. However, it may cause bias temperature instability (BTI)-induced Vth degradation of clock buffers and asymmetric aging resulting in large clock skew. In this paper, we propose a novel symmetrical buffered clock tree synthesis with supply voltage alignment to handle BTI. As the first step, a symmetrical abstract tree topology with minimized power consumption is generated in bottom- up stage. Second, the top-down stage estimates asymmetric BTI caused by clock gating with signal probability. Prior to the placement step, the linear programming (LP)-based algorithm is applied to find optimal supply voltages to buffers at each tree level while satisfying clock skew constraints. Finally, wire routing is performed using wire snaking to complete the clock tree synthesis. Experimental results show that the proposed CTS achieves on average 51% reduction in clock skew compared to existing CTS methods.
more목차
제 1 장 서론 1
제 2 장 선행 연구 10
2.1 비대칭 노화 현상을 고려한 회로 설계 기법 10
2.2 노화현상을 고려한 클럭 트리 합성 기법 13
2.3 선행 연구들의 한계 16
제 3 장 관련 이론 19
3.1 클럭 트리 합성 19
3.2 클럭 싱크 클러스터링 22
3.3 지연 병합 임베딩(DME) 23
제 4 장 연구 배경 25
4.1 공급 전압의 IR드롭으로 인한 지연 시간 변화 25
4.2 클럭 게이팅에 의한 비대칭 노화 현상 28
4.3 노화 현상이 클럭 스큐에 미치는 영향 30
제 5장 노화현상을 고려한 클럭 트리 합성 34
5.1 전체 알고리즘 흐름도 36
5.2 상향식 클럭 트리 합성 단계 38
5.2.1 추상 클럭 트리 토폴로지 생성 40
5.2.2 버퍼 삽입 영역 생성 44
5.2.3 알고리즘 및 시간 복잡도 51
5.3 하향식 클럭 트리 합성 단계 53
5.3.1 신호 확률 변화 계산 55
5.3.2 문턱 전압 변화에 의한 지연 시간 증가 58
5.3.3 바이어스 온도 불안정성을 고려한 공급 전압 정렬 61
5.3.4 와이어 라우팅 70
5.3.5 알고리즘 및 시간 복잡도 73
제 6장 실험 결과 및 분석 75
6.1 실험 환경 75
6.2 클럭 트리 토폴로지 방법론 비교 76
6.3 클럭 트리 합성 방법론 비교 80
6.4 노화 현상을 고려한 클럽 트리 합성 방법론 간 비교 83
6.5 공정 변이 및 온도 변이를 고려한 클럭 스큐 비교 90
제 7장 결론 93
참고문헌 97
