A Second-Order Delta-Sigma Modulator for Voltage Sensor
- 주제어 (키워드) Analog-to-digital converter (ADC) , delta-sigma modulator , data weight averaging (DWA) , digital-to-analog converter (DAC) , feed-forward (FF)
- 발행기관 서강대학교 일반대학원
- 지도교수 안길초
- 발행년도 2025
- 학위수여년월 2025. 2
- 학위명 석사
- 학과 및 전공 일반대학원 전자공학과
- 실제 URI http://www.dcollection.net/handler/sogang/000000079415
- UCI I804:11029-000000079415
- 본문언어 영어
- 저작권 서강대학교 논문은 저작권 보호를 받습니다.
초록 (요약문)
This thesis presents a second-order modified feed-forward (FF) delta-sigma modulator for battery management system DC measurement. The proposed ADC employs a modified 3-bit feedback digital-to-analog converter (DAC) with the data weight averaging (DWA) technique to improve the capacitance matching. The modified 3-bit DAC reduces the logic complexity of the DWA by simplifying the switching network of unit capacitors. Additionally, the proposed ADC adopts capacitor swapping technique between the input and reference sampling capacitors to minimize its gain error. To further improve the performance of the proposed ADC, system-level low-frequency chopping (CHL) and correlated double sampling (CDS) are employed to mitigate offset and flicker noise. The prototype ADC is fabricated in a 180 nm CMOS process, and the core area is 0.53 mm2. It consumes 9.48 μW from a 1.8 V supply voltage at an operating clock frequency of 19.2 kHz with an oversampling ratio (OSR) of 256. It achieves a dynamic range (DR) of 102.4 dB, a resolution of 7 μVrms, and an offset of 6.86 μV, resulting in a Schreier figure-of-merit (FoM) of 165.3 dB.
more초록 (요약문)
본 논문에서는 배터리 관리 시스템의 DC 측정을 위한 2차 개선된 피드- 포워드 (Feed-forward, FF) 델타-시그마 모듈레이터를 제안한다. 제안된 아날로그-디지털 변환기 (ADC)는 데이터 가중치 평균화 (Data Weight Averaging, DWA) 기법을 활용한 개선된 3비트 피드백 디지털-아날로그 변환기 (DAC)를 채택하여 커패시턴스 매칭을 개선하였다. 개선된 3비트 DAC는 유닛 커패시터의 스위칭 네트워크를 단순화함으로써 DWA의 논리 복잡도를 줄였다. 또한, 제안된 ADC는 입력 및 기준 샘플링 커패시터 간의 커패시터 교환 기술을 적용하여 이득 오차를 최소화하였다. 성능 향상을 위해 시스템 수준에서 저주파 초핑 (Chopping, CHL)과 상관 이중 샘플링 (Correlated Double Sampling, CDS) 기법을 사용하여 오프셋 및 플리커 노이즈를 줄였다. 제안된 ADC는 180 nm CMOS 공정으로 제작되었으며, 면적은 0.53 mm²를 차지한다. 256의 오버샘플링 비율과 19.2 kHz의 클락 주파수에서 1.8 V 전원 전압으로 동작하며, 9.48 μW의 전력을 소모한다. 제작된 칩은 102.4 dB의 동적 범위 (Dynamic Range, DR), 7 μVrms의 해상도, 6.86 μV의 오프셋을 달성 하였으며, 이는 165.3 dB의 Schreier figure-of-merit (FoM)에 상당한다.
more목차
Ⅰ. Introduction 11
Ⅱ. Delta-Sigma Modulator 13
2.1 Analog-to-digital converter 13
2.2 Delta-sigma basic 18
2.2.1 Oversampling 19
2.2.2 Noise shaping 20
Ⅲ. Proposed 2nd Order Delta-Sigma ADC 24
3.1 Input feed-forward delta-sigma modulator 24
3.2 Modified feed-forward delta-sigma modulator with modified DAC 27
Ⅳ. Circuit Implementation 31
4.1 Proposed Delta-Sigma Modulator 31
4.2 Thermal noise analysis 35
4.3 Loop Filter 42
Ⅴ. Prototype ADC Measurement Results 45
Ⅵ. Conclusion 51
References 52
