A 6-bit 2-GS/s Time-Interleaved SAR ADC With A Reference DAC Sharing Scheme
- 주제어 (키워드) analog-to-digital converter (ADC) , reference digital-to-analog converter (DAC) sharing scheme , successive approximation register (SAR) , time-interleaved (TI) , 2.6-then-2b/cycle SAR ADC
- 발행기관 서강대학교 일반대학원
- 지도교수 안길초
- 발행년도 2025
- 학위수여년월 2025. 2
- 학위명 석사
- 학과 및 전공 일반대학원 전자공학과
- 실제 URI http://www.dcollection.net/handler/sogang/000000079388
- UCI I804:11029-000000079388
- 본문언어 영어
- 저작권 서강대학교 논문은 저작권 보호를 받습니다.
초록 (요약문)
This thesis presents a 6-bit 2-GS/s 2x time-interleaved (TI) 2.6-then-2b/cycle successive approximation register (SAR) analog-to-digital converter (ADC) with a reference digital-to-analog converter (DAC) sharing scheme. The proposed SAR ADC employs a signal DAC (SIG-DAC) and reference DACs (REF-DAC1 and REF-DAC2) to perform 2.6-then-2b/cycle SAR operation employing the redundancies for improved error tolerance. The active area and design complexity are effectively reduced by sharing REF-DAC2, which is only used in the first 2.6-bit decision, between two channels of TI-ADC. The prototype ADC is implemented in a 28nm CMOS process with an active die area of 0.033 mm2. The ADC achieves 30.7 dB signal-to-noise and distortion ratio (SNDR) and 45.3 dB spurious-free dynamic range (SFDR) at the Nyquist input frequency. The power consumption of the prototype ADC is 11.71 mW from a 1.2 V supply, resulting in a Walden figure-of-merits (FoMW) of 209.11 fJ/conversion-step.
more초록 (요약문)
본 논문은 Reference Digital-to-Analog Converter (DAC) 공유 방식을 갖는 6-bit 2-GS/s 2x time-interleaved (TI) SAR (Successive Approximation Register) Analog-to-Digital Converter (ADC)를 제안한다. 제안된 SAR ADC는 하나의 Signal-DAC (SIG-DAC)과 Reference-DAC들 (REF-DAC1과 REF-DAC2)을 사용하여 오류 허용 범위를 개선하기 위한 중복성을 사용하는 2.6-then-2b/cycle SAR 동작을 수행한다. 첫 번째 2.6-bit 결정에만 사용되는 REF-DAC2를 TI-ADC의 두 채널 간에 공유함으로써 면적과 설계 복잡도는 효과적으로 감소한다. 시제품 ADC는 28nm CMOS 공정으로 제작되었으며, 0.033mm2의 면적을 차지한다. 제작된 TI-ADC는 나이퀴스트 (Nyquist) 입력 주파수에서 30.7 dB의 signal-to-noise and distortion ratio (SNDR)와 45.3 dB의 spurious-free dynamic range (SFDR)를 달성한다. 1.2V 전원 전압에서의 시제품 ADC의 전력 소모는 11.71 mW이며, 이는 209.11 fJ/conversion-step의 Walden figure-of-merits (FoMW)에 해당한다.
more목차
Ⅰ. Introduction 11
Ⅱ. SAR ADC Architectures 15
2.1 Conventional SAR ADC 15
2.2 Alternate SAR ADC 19
2.3 Loop-Unrolled SAR ADC 21
2.4 2B/Cycle SAR ADC 23
Ⅲ. Proposed TI SAR ADC 25
3.1 DAC Settling Time of Nonbinary-weighted DACs 25
3.2 Overall Architecture of 2x TI SAR ADC 31
3.3 Proposed 2.6-Then-2B/Cycle SAR Operation 33
Ⅳ. Circuit implementation 35
4.1 SIG-DAC, REF-DAC1, and REF-DAC2 for 2.6-Then-2B/Cycle Decision 35
4.2 Pseudo-differential comparator with Offset Calibration 38
4.3 Clock Generation Logic 41
Ⅴ. Measurement Results 45
Ⅵ. Conclusion 52
References 53
