Demonstration of ferroelectric field-effect transistor based synaptic array for convolution neural networks
합성곱 신경망 구현을 위한 강유전체 전계 효과 트랜지스터 기반 시냅스 어레이 구현 및 검증
- 주제어 (키워드) Ferroelectric field-effect transistor , synaptic device , synaptic array , convolution neural networks , in-memory computing
- 발행기관 서강대학교 일반대학원
- 지도교수 김상완
- 발행년도 2024
- 학위수여년월 2024. 8
- 학위명 박사
- 학과 및 전공 일반대학원 전자공학과
- 실제 URI http://www.dcollection.net/handler/sogang/000000079150
- UCI I804:11029-000000079150
- 본문언어 영어
- 저작권 서강대학교 논문은 저작권 보호를 받습니다.
초록 (요약문)
Ferroelectric field-effect transistor (FeFET) has received lots of attention due to its remarkable characteristics such as a fast-operating speed, a low-power consumption, and a multi-level cell feasibility. Therefore, the FeFET-based synaptic arrays have been studied actively for the hardware-based convolutional neural networks (CNNs) due to their potential for a parallel data processing offering a high throughput and an energy efficiency. However, most of them have examined the feasibility of such systems with the help of simulation and/or unit synaptic device, and there is a lack of array-level demonstration to the best of our knowledge. Therefore, this thesis focuses on the experimental demonstration about the feasibility of FeFET-based synaptic arrays for the hardware-based CNNs in an array-level. First, a standalone FeFET and FeFET-based 16×16 AND array with HfZrO, which features a memory window of 1.2 V and 16-level states, were fabricated for the demonstration. Secondly, the fabricated standalone FeFET was used to secure a bias scheme for selective weight updates in the array. Then, the synaptic characteristics, such as the potentiation and depression characteristics, were investigated through the 16×16 FeFET AND array and the secured bias scheme with incremental step pulse programming (ISPP) and incremental step pulse erasing (ISPE) methods. Notably, write inhibition was achieved by adjusting only the BL bias. Finally, a training accuracy in CNN for CIFAR-10 image classification was examined by leveraging the synaptic characteristics of the fabricated 16×16 FeFET array. As a result, it achieved an accuracy of 82.97% after 50 training epochs. Furthermore, endurance characteristics during potentiation/depression repetition were investigated for on-chip learning applications. However, repeated weight updates with potentiation and depression resulted in nonlinearity, asymmetry, and the Gmax/Gmin degradations due to charge trapping and trap generation. Moreover, this also led to a decrease in training accuracy, dropping by approximately 15% with six repetitions. To address this issue, additional biasing pulses were applied after each repetition to induce charge detrapping. As a result, the proposed intervention effectively suppressed the degradations and enhanced training accuracy.
more초록 (요약문)
강유전체 전계 효과 트랜지스터는 저전력 및 고속 동작이 가능하며, 다중 레벨 구현이 가능하다는 점에서 차세대 메모리 소자로서 많은 주목을 받고 있다. 더 나아가, 이를 기반으로 하는 하드웨어적 시냅스 어레이를 구현함으로써 병렬 데이터 처리를 제공하여 높은 처리량 및 우수한 에너지 효율성을 보장하는 하드웨어 기반 합성곱 신경망 구현을 위한 많은 연구가 진행되고 있다. 그러나 이전에 보고된 대부분의 연구는 시뮬레이션 및 단일 시냅스 소자 제작에만 집중하여 강유전체 전계 효과 트랜지스터를 활용한 하드웨어 기반 합성곱 신경망 구현의 가능성만을 보여주었으며, 실제 하드웨어 기반 합성곱 신경망이 요구하는 어레이 구조 수준에서의 연구와 구현 가능성 검증은 부족한 실정이다. 본 논문에서는 강유전체 전계 효과 트랜지스터 기반 시냅스 어레이를 제작하고, 이를 활용해 하드웨어 기반 합성곱 신경망을 구현하는 데 있어 실현 가능성을 실험적으로 증명하고자 한다. 먼저, 약 1.2V의 메모리 윈도우와 16개의 다중 레벨 구현이 가능한 단일 강유전체 전계 효과 트랜지스터 소자와 이를 기반으로 하는 16×16 크기의 AND 어레이 소자를 제작하였다. 제작한 단일 강유전체 전계 효과 트랜지스터 소자는 어레이 소자 내 어레이 동작, 즉, 선택적 쓰기 동작을 위한 전압 조건을 최적화하는 데 활용하였으며, 이를 통해 실제 어레이 구조 내에서 게이트 및 드레인 전압 조절만으로 선택적 쓰기 동작이 가능함을 확인하였다. 더 나아가, incremental step pulse programming(ISPP) 및 incremental step pulse erasing(ISPE) 방법에 기반한 어레이 동작 전압 조건 적용을 통해 하드웨어적 시냅스의 가중치에 해당되는 컨덕턴스를 조절함으로써 어레이 소자 내 선택적 강화 및 하강 작용이 가능함을 확인하였다. 마지막으로, 어레이 소자 내 강화 및 하강 작용에 따른 컨덕턴스 변화 특성 및 합성곱 신경망을 활용하여 CIFAR-10 이미지 분류를 위한 학습 정확도를 평가한 결과, 50번의 에포크 후 82.97%의 정확도를 보였다. 또한, 온 칩 학습 응용을 위해 연속적인 강화 작용 및 하강 작용 반복에 따른 내구성 특성을 확인하였으며, 6번의 강화 및 하강 작용을 통한 반복 가중치 업데이트 후 학습 정확도가 초기 82.97%에서 약 15% 감소함을 확인하였다. 이는 반복적인 가중치 업데이트에 따른 전하 포획 및 트랩 생성이, 비선형성, 비대칭성 및 컨덕턴스의 최댓값 및 최소값의 비율과 같은 시냅스 특성의 열화를 일으켰기 때문이다. 따라서, 포획된 전하의 방출을 위한 추가적인 전압 펄스를 적용하였으며, 그 결과, 전하 방출을 위한 펄스를 인가하지 않았을 때 대비 학습 정확도가 향상됨을 확인하였다.
more목차
Chapter 1. Introduction 1
1.1 Background of in-memory computing for CNNs 1
1.2 Synaptic devices 4
1.3 Ferroelectric field-effect transistor 7
1.4 Scope of dissertation 10
1.5 Dissertation outline 12
Chapter 2. Ferroelectric materials 13
2.1 HfO2-based ferroelectric materials 13
2.2 Fabrication of MFM capacitor 17
2.2.1 Al-doped HfO2 (HfAlO) 19
2.2.2 Zr-doped HfO2 (HfZrO) 20
2.3 Ferroelectricity in MFM capacitors 21
2.3.1 Ferroelectricity in Al-doped HfO2 22
2.3.2 Ferroelectricity in Zr-doped HfO2 25
Chapter 3. HfO2-based FeFET devices 27
3.1 TCAD simulation 27
3.1.1 Calibration of ferroelectric parameters27
3.1.2 Device configuration 30
3.1.3 Simulation results 32
3.2 Device fabrications 33
3.2.1 Fabrication process 33
3.2.2 Experimental results 40
Chapter 4. Bias scheme for array operations 49
4.1 Bias scheme optimization with a standalone FeFET 49
4.2 Bias scheme verification 56
4.2.1 Selective write operation 56
4.2.2 Selective weight update 62
Chapter 5. Convolution neural networks 66
5.1 Convolution neural network with VGG-8 66
5.2 Experimental results 68
Chapter 6. Conclusion 77
Bibliography 79
List of Publications 86
