A 12-bit 5-MS/s 2-step Synchronous Differential SAR ADC With Comparator Using High Gain Pre-amplifier
- 발행기관 서강대학교 일반대학원
- 지도교수 범진욱
- 발행년도 2024
- 학위수여년월 2024. 2
- 학위명 석사
- 학과 및 전공 일반대학원 전자공학과
- 실제URI http://www.dcollection.net/handler/sogang/000000077150
- UCI I804:11029-000000077150
- 본문언어 영어
- 저작권 서강대학교 논문은 저작권 보호를 받습니다.
초록
This thesis proposes a 12-bit fully differential Successive Approximation Register Analog-to-Digital Converter (SAR ADC) operating at a speed of 5-MS/s. The proposed SAR ADC utilizes an RC- hybrid Digital-to-Analog Converter (DAC) to conserve overall chip area and operates with a 1V analog power supply for low-power efficiency. However, this leads to challenges such as mismatch characteristics, insufficient settling time, and noise. To overcome these issues, appropriate design techniques have been applied for improvement. A bootstrapping topology is empolyed to ensure the linearity of the input signal. Additionally, to mitigate the impact of resistance mismatch on RDAC, a cross-connected layout technique is employed. Digital solutions such as Additional Digital Error Correction (ADEC) and sliding error correction are applied to rectify settling errors. Furthermore, to address issues related to noise, bandwidth limitations, and performance degradation due to mismatch in the comparator, the pre-amplifier gain within the comparator is maximized. This approach enhances the operational accuracy of the comparator, thereby improving the overall circuit performance. By diminishing the significance of circuit bandwidth, this methodology allows the design of circuits more suitable for low-power applications. Simulation analyses validate the effectiveness of the proposed design techniques in achieving high accuracy while maintaining low power consumption. The proposed ADC is fabricated using a 28nm CMOS process, and post-simulation results confirm an Effective Number of Bits (ENOB) of 10.96 bits, a Spurious-Free Dynamic Range (SFDR) of 83.09 dB, and a Signal-to-Noise and Distortion Ratio (SNDR) of 67.76 dB at a Nyquist condition of 5-MS/s sampling rate. The total power consumption is measured at 95.18 μW, resulting in an ADC Figure of Merit (FoM) of 9.5 fJ/conversion-step. The core area occupies 0.28 ㎟.
more초록
본 논문에서는 5-MS/s의 속도로 동작하는 12-bit fully differential SAR ADC를 제안한다. 제안된 SAR ADC는 전체 면적을 절약하기 위해 RC- 하이브리드 DAC을 활용하며, 저전력 동작을 위해 1V의 아날로그 전 원을 사용한다. 이에 따라 불일치 특성, 안정 시간의 부족, 노이즈와 같은 문제들이 발생하므로, 이를 개선하기 위해 적절한 설계 기술을 적용하였 다. 입력 신호의 선형성 확보를 위해 부트스트랩 스위치를 사용하였다. 또 한, 저항의 불일치 특성이 RDAC에 미치는 영향을 줄이기 위해 cross-connected 레이아웃 기법을 도입하였으며, 안정 시간의 부족으로 발 생하는 오차를 수정하기 위해 Additional Digital Error Correction(ADEC) 과 sliding error correction과 같은 디지털 솔루션을 적용하였다. 또한, 노 이즈, 대역폭 제한, 소자의 불일치 특성으로 인한 비교기의 성능 저하 문 제를 해결하기 위해 비교기 내의 프리 앰프 게인을 최대화한다. 이를 통해 비교기의 동작 정확도를 개선함으로써 전체 회로 성능을 향상시킬 수 있 다. 이는, 회로의 대역폭 확보에 대한 중요성을 낮춤으로써, 저전력 설계에 더 적합한 회로의 설계가 가능하도록 한다. 시뮬레이션 분석을 통해 제안 된 설계 기술이 낮은 전력 소비를 유지하면서도 높은 정확도를 달성하는 데 효과적임을 입증한다. 제안하는 ADC는 28nm CMOS 공정을 사용하여 제작되었으며, 포스트 시뮬레이션 결과 샘플링 속도인 5-MS/s의 Nyquist 조건에서 10.96 bits의 ENOB, 83.09-dB의 SFDR, 67.76-dB의 SNDR을 달성하였으며 전체 95.18 μW의 전력을 소모하여 Figures of Merit(FOM)이 9.5 fJ/conversion-step 임을 확인하였다. 코어 면적은 0.28 ㎟이다.
more목차
Chapter 1. Introduction 1
Chapter 2. Basic Theory of Conventional SAR ADC 3
2.1 Principle of Conventional SAR ADC 3
2.2 Architecture of Conventional SAR ADC 7
2.2.1 Sample-and-Hold circuit 7
2.2.2 DAC 9
2.2.3 Comparator 13
2.2.4 Digital Logic Block 15
Chapter 3. Design Technique of The Proposed SAR ADC 17
3.1 Architecture of The Proposed SAR ADC 17
3.1.1 Bootstrapped Sampler Design 19
3.1.2 R-C Hybrid DAC Design 22
3.1.3 Comparator Design 28
3.2 Principle of The Proposed SAR ADC 38
3.2.1 ADEC(Additional Digital Error Correction) 39
3.2.2 Sliding Error Correction 44
Chapter 4. Results and Discussion 46
Chapter 5. Conclusions 51
References 53
