3차원 멀티 레이어 구조에서 커플링 효과를 고려한 타이밍 분석
Multi-layered 3D structure induced Coupling Effect on Timing Analysis
- 발행기관 서강대학교 일반대학원
- 지도교수 김주호
- 발행년도 2024
- 학위수여년월 2024. 2
- 학위명 석사
- 학과 및 전공 일반대학원 컴퓨터공학과
- 실제URI http://www.dcollection.net/handler/sogang/000000076786
- UCI I804:11029-000000076786
- 본문언어 한국어
- 저작권 서강대학교 논문은 저작권 보호를 받습니다.
초록
공정의 미세화가 진행됨에 따라 집적회로(IC)의 밀도와 설계 복잡도가 급격히 증가하고 있다. 최근 3차원 집적회로(3D-IC) 구조는 고집적화 문제에 도전하기 위해 일반적으로 채택되는 기술 중 하나이다. 2D-IC를 수직으로 적층하는 3차원 집적회로는 예상치 못한 물리적 문제를 야기할 수 있다. 특히, 커플링 효과는 3차원 집적회로의 설계 기술에서 타이밍 제약을 처리하기 위한 주요 이슈 중 하나이다. 한편, 고성능 컴퓨팅 및 그래픽 시스템의 주요 기술로 꼽히는 고대역폭 메모리(High Bandwidth Memory; HBM)는 복잡한 구조를 가지고 있다. 최대 12개의 다이를 적층하기 때문에 멀티 레이어 구조에서 커플링 효과를 고려한 타이밍 분석에 대한 필요성이 대두된다. 본 논문에서는 3차원 멀티 레이어 구조에서 커플링 효과를 고려한 타이밍 분석 방법을 제안한다. 먼저, 레이어 개수, TSV의 개수, TSV 배치 방법 등 다양한 조건을 고려하여 TSV 간의 커플링 효과로 인한 커플링 커패시턴스 값을 추출한다. 다음으로, 커플링 효과를 고려한 타이밍 분석을 수행한다. 실험 결과는 다양한 레이어 개수에 따른 커플링 커패시턴스를 비교한다. 2개 레이어와 10개 레이어의 커플링 커패시턴스는 102.63fF의 차이를 보였다. 또한 TSV 배치로 인해 멀티레이어 구조에서의 타이밍 성능이 최대 20.79%까지 저하되었다. 본 논문에서 제안된 방법은 다양한 조건을 고려하여 3차원 멀티 레이어 구조에서 커플링 효과를 정확히 측정할 수 있으며, 커플링 커패시턴스가 경로 지연시간에 미치는 영향을 분석할 수 있다는 장점을 가진다.
more초록
As the process scales down, the density and design complexity of the integrated circuit (IC) are rapidly increasing. Recently, 3D-IC structures are widely used to address high integration challenges. A 3D-IC that stacks 2D-IC vertically may cause unexpected physical problems. In particular, the coupling effect is one of the major issues dealing with timing constraints in the design technology of 3D integrated circuits. Meanwhile, high bandwidth memory (HBM), considered the main technology for high-performance computing and graphics systems, has a complex structure. It involves stacking up to 12 dies, necessitating timing analysis to consider the coupling effect in a multi-layer structure. In this thesis, a timing analysis method that considers the coupling effect in a 3D multi-layer structure is proposed. First, using parasitic extractor, the coupling capacitance due to the coupling effect between TSVs is extracted by considering various conditions such as the number of layers, the number of TSVs, and the TSVs layout. Next, static timing analysis considering the coupling effect is performed using circuit simulator. The experimental results show a comparison of the delay time of the critical path considering the coupling effect of different number of layers. The difference in coupling capacitance between 2 and 10 layers is 102.63 fF. In addition, the timing performance in a multi-layer structure can be degraded by up to 20.79% due to the placement of TSVs. The method proposed in this paper has the advantage of being able to accurately measure the coupling effect in a 3D multi-layer structure in consideration of various conditions and to analyze the effect of the coupling capacitance on the path delay time.
more목차
제 1 장 서론 1
제 2 장 연구 배경 및 관련 연구 4
2.1 정적 타이밍 분석(Static Timing Analysis) 4
2.2 Multi-Layer 3D-IC 6
2.3 Coupling Effect 8
2.4 신호 무결성(Signal Integrity) 11
2.5 관련 연구 13
제 3 장 멀티레이어 구조에서 커플링 효과를 고려한 정적 타이밍 분석 14
3.1 멀티레이어 구조에서 커플링 효과를 고려한 정적 타이밍 분석 기법 흐름도 14
3.2 다양한 조건을 고려한 커플링 커패시턴스 추출 17
3.2.1 레이어 개수 18
3.2.2 TSV 길이 및 반지름 19
3.2.3 TSV 배치 및 신호 방향 19
3.3 임계 경로 분석 21
3.3.1 3차원 회로로의 변환 21
3.3.2 K-임계 경로 추출 22
3.4 커플링 효과를 고려한 임계 경로의 지연 시간 측정 24
제 4 장 실험 결과 및 분석 25
제 5 장 결론 34
참고문헌 36
