A 12-Bit, 5-MS/s Two-Step SAR ADC With R-C Hybrid DAC and Digital Error Correction Logic for Multi-Data Processing
- 주제어 (키워드) SAR ADC , R-C Hybrid DAC , Digital Error Correction Logic
- 발행기관 서강대학교 일반대학원
- 지도교수 범진욱
- 발행년도 2023
- 학위수여년월 2023. 8
- 학위명 석사
- 학과 및 전공 일반대학원 전자공학과
- 실제 URI http://www.dcollection.net/handler/sogang/000000076360
- UCI I804:11029-000000076360
- 본문언어 영어
- 저작권 서강대학교 논문은 저작권 보호를 받습니다.
초록 (요약문)
본 논문에서는 CMOS 이미지센서 (CIS), 초음파 영상 시스템 (UIS), 신경망 시스템과 같은 다중 데이터 처리 응용을 위한 고해상도 (12-bit) 연속 근사 레지스터 (SAR) 아날로그-디지털 변환기 (ADC)를 제안한다. 기존의 SAR ADC는 전체 면적과 해상도 사양 사이의 트레이드 오프를 갖는다. 캐패시터 어레이를 이용한 전하 배분배 DAC는 전력 소모가 적기 때문에 SAR ADC에서 많이 사용되고 있지만, ADC의 해상도가 증가함에 따라 캐패시터 어레이의 전체 캐패시턴스가 kT/C 노이즈로 인한 SNR 감소를 작게 만들기 위해 기하급수적으로 증가하기 때문에 크기 면에서 문제가 있다. 제안된 SAR ADC에서 다중 채널 ADC 구조를 적용하면서도 이러한 문제를 극복하기 위해 레지스터-DAC를 캐패시터 어레이와 함께 사용하고 모든 단위 채널 ADC가 이를 공유한다. 제안된 RC-하이브리드 DAC는 데이터를 2단계로 변환하기 위해서 사용되며, 제안된 교차 연결 레이아웃 기법은 레지스터-DAC의 불일치 특성을 줄이기 위해 사용된다. 제안된 SAR ADC에서는 레지스터의 불완전한 정착 동작으로 인한 에러를 보상하기 위해 SAR 로직 유닛에 두 개의 디지털 보정 로직을 포함시켰다. 또한 샘플링된 입력 신호의 선형성을 충분히 확보하고 SFDR 향상을 위해 부트스트래핑 토폴로지를 샘플링 스위치에 적용하였다. 제안하는 SAR ADC는 28-nm CMOS 공정으로 제작되었으며, 포스트-레이아웃 시뮬레이션 결과 5-MS/s 샘플링 속도로 63.82-dB의 SNDR과 78.73-dB의 SFDR을 달성하고 176.23W의 전력을 소모함으로써 FOM이 27.96 fJ/conversion-step임을 확인하였다. ADC 코어는 0.0285 mm2의 면적을 차지한다.
more초록 (요약문)
This thesis presents a high-resolution (12-bit) successive approximation register (SAR) analog-to-digital converter (ADC) for multi-data processing applications such as CMOS image sensor (CIS), ultrasonic imaging system (UIS), neural network system. The conventional SAR ADC has a trade-off between total area and resolution specification. The charge redistribution-DAC using capacitor array is commonly used in SAR ADCs because of low power consumption, but it has a problem in terms of size because total capacitance of capacitor array increase exponentially to satisfy kT/C noise requirement as the ADC resolution increases. To overcome this issue while applying a multi-channel ADC architecture in the proposed SAR ADC, register-DAC is used with capacitor array and all unit channels ADCs share it. The proposed RC-hybrid DAC is utilized to convert data in two-step and the proposed cross-connected layout technique is used to attenuate mismatch of register-DAC. In the proposed SAR ADC, three digital-correction logics are included in SAR logic unit to compensate error caused by the incomplete settlement behavior of register-DAC. Additionally, an SFDR enhancement bootstrapping topology is applied to sampling switch to enhance the linearity of the sampled signal during acquisition time. A proposed SAR ADC was fabricated in a 28-nm CMOS process, and the post-layout simuation results show that the ADC achieves a SNDR of 63.82-dB and a SFDR of 78.73-dB with 5-MS/s sampling rate and consumes 176.23W, resulting in figure of merit (FoM) of 27.96 fJ/conversion-setp. The ADC core occupies active area of 0.0285 mm2.
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