Multi-TSV induced Coupling Effect aware Static Timing Analysis in 3D-IC
3차원 집적회로에서 다중 TSV의 커플링 효과를 고려한 정적 타이밍 분석
- 주제어 (키워드) 3D-IC , static timing analysis (STA) , coupling effect , 3차원 집적회로 , 정적 타이밍 분석 , 커플링 효과
- 발행기관 서강대학교 일반대학원
- 지도교수 김주호
- 발행년도 2023
- 학위수여년월 2023. 2
- 학위명 석사
- 학과 및 전공 일반대학원 컴퓨터공학과
- 실제 URI http://www.dcollection.net/handler/sogang/000000069806
- UCI I804:11029-000000069806
- 본문언어 영어
- 저작권 서강대학교 논문은 저작권 보호를 받습니다.
초록 (요약문)
As the semiconductor technology node scales down, the need for high performance, low power, and low area circuits rise. The three-dimensional integrated circuit (3D-IC) is introduced to cope with the limits of channel length, wire length, power consumption, and delay in a two-dimensional integrated circuit (2D-IC). 3D-IC is designed by vertically stacking dies and each die is connected with through-silicon-via (TSV). By inserting TSVs between dies, shorter wire interconnect, less footprint, low power consumption, and higher performance can be expected. However, TSV introduces an additional coupling effect to the integrated circuit due to its size compared to wire. TSV coupling effect can be caused by other TSVs, wires, and devices. Therefore, timing analysis should consider TSV induced coupling effect for accurate analysis. In this thesis, the static timing analysis (STA) method for 3D-IC is proposed to consider the multi-TSV induced coupling effect. The proposed method calculates additional capacitance due to the coupling effect induced by TSV considering various conditions, such as the number of TSVs and coupling effect with other components in the circuit. Next, STA is performed considering the TSV coupling effect with the HSPICE simulation tool. With the proposed method, experimental results show that the critical path of the circuit was different compared to the conventional method. Also, the critical path showed up to 21.438% of delay variation.
more초록 (요약문)
반도체의 공정의 미세화에 따라 고성능, 저전력, 적은 면적을 가진 회로의 필요성이 대두되었고 채널의 길이, 와이어의 길이, 전력 소비 및 2차원 집적회로가 가진 한계에 대응하기 위해 3차원 집적회로가 도입되었다. 3차원 집적회로는 다이 (die)를 수직으로 쌓는 방식으로 설계가 되며 각각의 다이는 through-silicon-via (TSV)로 연결 된다. 다이 사이에 TSV를 삽입함으로써 더 짧은 와이어 인터커넥트, 적은 면적, 낮은 전력 소비 및 더 높은 성능을 기대할 수 있다. 그러나 TSV는 와이어에 비해 크기 때문에 집적회로에 추가적인 커플링 효과 (Coupling effect)를 야기한다. TSV 커플링 효과는 다른 TSV, 와이어 및 디바이스 (device)에 의해 발생 할 수 있다. 따라서, 타이밍 분석을 할 때 정확한 분석을 위해 TSV 커플링 효과를 고려해야 한다. 본 논문에서는 다중 TSV 커플링 효과를 고려한 3차원 집적회로에서의 정적 타이밍 분석 방법을 제안한다. 제안하는 방법은 먼저 TSV의 개수, 회로 내 다른 요소들과의 커플링 효과 등 다양한 조건을 고려하여 TSV 커플링 효과에 의해 발생한 캐패시턴스를 계산한다. 다음으로 HSPICE 시뮬레이션 툴을 사용하여 TSV 커플링 효과를 고려한 정적 타이밍 분석을 수행한다. 제안한 방법의 실험 결과에 따르면 회로의 임계 경로가 TSV 커플링 효과를 고려하였을 때 바뀌게 됨을 나타내었다. 또한 임계 경로의 지연 시간은 최대 21.438%의 차이를 나타내었다.
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