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Monolithic Three-Dimensional CMOS–NEM Reconfigurable Logic Circuits

  • 권혁수 (Hyug Su Kwon, 서강대학교 일반대학원)

초록 (요약문)

For the implementation of hardware-level machine-learning platforms, central processing unit (CPU), graphics processing unit (GPU), field-programmable gate array (FPGA), and application-specific integrated circuit (ASIC) chips have been considered as promising candidates. Among them, recently, reconfigurable logic (RL) chips, including FPGA chips, have attracted significant attention because of their lower power consumption and higher performance than CPUs and GPUs. Meanwhile, it is widely known that conventional complementary-metal-oxide-semiconductor–only (CMOS-only) RL chips suffer from higher power consumption, lower performance, and lower chip density than ASICs, which should be addressed to expand the applicability of RL. Hence, CMOS–nanoelectromechanical (CMOS–NEM) RL circuits have been proposed that use CMOS baseline circuits for logic operation and NEM devices for routing operation, which are expected to show better performance in terms of leakage power, signal delay and area compared with conventional CMOS-only ones . However, NEM switches has suffered from their high operating voltages and low endurance cycles. Most previous experimental results demonstrated the case in which the operating voltage of NEM switches exceeds the operating voltage (VDD) of CMOS devices. This is a problematic issue because if the operating voltage (Switching voltage) of NEM routing switches is higher than the VDD value of CMOS-only circuits, additional high-voltage charge pump circuits need to be introduced and the system reliability will be degraded due to CMOS logic gate dielectric breakdown. This dissertation contributes to the experimental demonstration of 65-nm and 28-nm process based M3D CMOS–NEM RL circuits. Unlike conventional CMOS-only RL circuits where logic blocks (LBs), switch blocks (SBs), and connection blocks (CBs) consist of CMOS devices on a silicon substrate, proposed M3D CMOS–NEM RL circuits replace CMOS-based SBs and CBs with NEM-based ones integrated on metal layers. It is predicted that our proposed M3D CMOS-NEM RL circuits will exhibit 4.6x higher chip density, 2.3x higher operation frequency and 9.3x lower power consumption than CMOS-only ones (tri-state buffer case) for tile-to-tile operation. Furthermore, when the technology node scales down to 28-nm process, It is confirmed that NEM memory switch exhibits 20 x higher chip density, 1.5 x higher endurance cycle and 2.0 x lower operating voltage than the previous 65-nm based NEM memory switches.

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초록 (요약문)

하드웨어 수준의 머신 러닝 플랫폼의 구현을 위해 CPU(중앙 처리 장치), GPU(그래픽 처리 장치), FPGA(필드 프로그래머블 게이트 어레이) 및 ASIC(주문형 집적 회로) 칩이 유망한 것으로 간주되고 있는 가운데, 그 중 최근 FPGA 칩을 비롯한 재구성 가능한 재구성 가능 (RL) 칩은 CPU나 GPU에 비해 전력 소모가 적고 성능이 높아 점점 주목을 받고 있다. 한편, 기존 CMOS 전용 RL 칩은 ASIC에 비해 전력 소모가 높고 성능이 낮으며 칩 밀도가 낮다는 사실이 널리 알려져 있으며, 이는 RL의 적용 가능성을 확대하기 위해 해결해야 하는 근본적인 문제점이다. 이러한 문제점을 해결하기 위하여 논리 연산에는 CMOS 베이스라인 회로를 사용하고 라우팅 연산에는 나노전기기계 (NEM) 소자를 사용하는 CMOS-NEM RL 회로가 제안되었다. 그러나 NEM 스위치는 높은 작동 전압과 낮은 내구성 주기로 인하여 FPGA 동작을 수행하는데 있어서 문제점이 있었다. 대부분의 이전 실험 결과는 NEM 스위치의 작동 전압이 CMOS 장치의 작동 전압(VDD)을 초과하는 경우를 보여주었는데, 이러한 경우 고전압 차지 펌프 회로를 추가로 도입해야 하는 문제점과 함께 자칫 CMOS 논리 게이트 부분의 절연막이 손상되는 결과를 가져온다. 이 논문은 65-nm 및 28-nm 공정 기반으로 제작된 모놀리식 3D (M3D) CMOS-NEM RL 회로의 실험적 시연 결과를 보여준다. 기존의 CMOS 로만 구성된 재구성 가능 회로는 로직 블록(LB), 스위치 블록(SB) 및 연결 블록(CB)이 실리콘 기판의 CMOS 장치로 구성된 반면에, M3D CMOS-NEM RL 회로는 CMOS 기반의 SB 및 CB를 금속 배선 층에 설계 된 NEM 소자가 대체한다. 제안된 M3D CMOS-NEM RL 회로는 타일 간 동작의 경우 CMOS 전용 회로(모든 라우팅을 담당하는 SB 및 CB 가 tri-state buffer 로 구성된 경우)보다 4.6배 더 높은 칩 밀도, 2.3배 더 높은 작동 주파수 및 9.3배 더 낮은 전력 소비를 나타낼 것으로 예상된다. . 또한 기술 노드가 28nm 공정으로 축소될 경우, NEM 스위치는 이전 65nm 기반 NEM 메모리 스위치보다 20배 더 높은 칩 밀도, 1.5배 더 높은 동작 횟수 및 2.0배 더 낮은 작동 전압을 나타내는 것으로 확인되었다.

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