Design Techniques of a Non-Binary DAC-Based Single-Channel 12b SAR ADC Exceeding a 200MHz Sampling Rate
200MHz 샘플링 속도를 초과하는 비 이진 가중치 DAC 기반 단일 채널 12b SAR ADC의 설계 기술
- 주제어 (키워드) SAR ADC , non-binary weight , C-R hybrid DAC , input-range scaling scheme , asynchronous SAR logic , meta-stability correction logic , SAR ADC , 비 이진 가중치 , C-R 하이브리드 DAC , 입력신호 레인지 스케일링 , 비동기 방식의 SAR 알고리즘 , 준안정상태 보정회로
- 발행기관 서강대학교 일반대학원
- 지도교수 안길초
- 발행년도 2022
- 학위수여년월 2022. 2
- 학위명 석사
- 학과 및 전공 일반대학원 전자공학과
- 실제 URI http://www.dcollection.net/handler/sogang/000000066522
- UCI I804:11029-000000066522
- 본문언어 영어
- 저작권 서강대학교 논문은 저작권 보호를 받습니다.
초록 (요약문)
This work proposes a single-channel 12b SAR ADC design technique with an operating speed exceeding 200MS/s based on a C-R hybrid DAC with non-binary weights. In the C-R hybrid DAC, a non-binary weighted structure is employed to the upper 8b capacitor array for alleviating the settling requirement of a residue voltage, thereby facilitating high-speed operation, while remaining lower 4 bits are determined with reference voltages generated from a simple resistor string to significantly reduce the number of unit capacitors and the DAC area. An input-range scaling scheme matches an input signal range to the corresponding reference voltage range without using extra capacitors and reference voltages is employed, and a composite switching scheme reduces a switching power consumption and a maximum VCM variation of the DAC output voltage considerably. Also, an asynchronous SAR logic based on latch based dynamic register is employed for high speed operation, with simple meta-stability correction logic that removes the meta-stable state of the comparator. Furthermore, to guarantee high linearity, a highly encapsulated capacitor layout technique was used that reduces the interference of adjacent signals and the effect of unmatched capacitors, by equalizing the surrounding conditions of all unit capacitor layout. The chip area of Version 1 implemented in 28nm CMOS process is 0.031mm2 and consumes 2.65mW of power at 1.0V supply voltage. The measured SNDR and SFDR were 40dB and 50dB, respectively, which is far behind the target SNDR of 65dB for 12-bit resolution, and the output code was fixed in a specific input voltage range. The analysis shows that required residual voltage settling time increased as the parasitic resistance components of resistor array and major metal wires became larger than initially expected. Prototype version 1 has been revised through additional analysis as version 2, expected at the maximum operating speed of a 12-bit 250MS/s SAR ADC, is additionally proposed.
more초록 (요약문)
본 논문에서는 비 이진 가중치를 갖는 C-R 하이브리드 DAC를 기반으로 하여 200MS/s를 초과하는 동작 속도를 갖는 단일 채널 12비트 SAR ADC 설계 기법을 제안한다. 제안하는 C-R 하이브리드 DAC는 상위 8비트를 결정하기 위한 커패시터 열에 비 이진 가중치 구조를 적용하여 요구되는 잔류 전압 정착 사양을 완화함으로써 고속 동작을 용이하게 하는 반면, 하위 4비트는 간단한 저항 열에서 분배되는 기준전압을 통해 결정함으로써 요구되는 단위 커패시터 수와 DAC 면적을 획기적으로 감소시켰다. 또한, C-R 하이브리드 DAC 구조에서 추가적인 커패시터 및 기준전압 없이 입력신호와 기준전압의 범위를 일치시키는 입력신호 레인지 스케일링 기법과 스위칭 전력 소모 및 DAC 출력의 공통 모드 전압 변화를 크게 감소 시키는 복합 스위칭 기법을 적용하였다. 래치 구조의 다이나믹 레지스터를 사용한 비동기 방식의 SAR 로직으로 루프 딜레이 없이 고속 동작을 용이하게 하는 동시에, 간단한 구조의 준안정상태 보정회로를 적용하였다. 이와 더불어, DAC의 단위 커패시터의 레이아웃 구현 시 인접 신호의 간섭을 줄이면서 모든 커패시터들의 주변 조건을 동일하게 하는 차폐 커패시터 레이아웃 기법으로 소자 부정합에 의한 영향을 최소화하였다. 위 설계 기법을 적용하여 28nm CMOS 공정으로 제작된 버전 1의 칩 면적은 0.031mm2이며, 1.0V 전원전압에서 2.65mW의 전력을 소모한다. 버전 1 시제품 성능 평가 결과, SNDR 및 SFDR이 각각 40dB 및 50dB 정도로 당초 설계 사양인 65dB 정도를 확보하지 못했고, 특정 입력 전압 범위에서 출력 코드가 고정되는 현상이 발생하였다. 세부 분석 결과, 저항 열 및 주요 금속 선 기생 저항 성분이 당초 예상보다 커지면서 요구되는 잔류 전압 정착 시간이 증가하였고, 이로 인해 보정 가능한 여유 가중치 영역보다 큰 정착 오류가 발생하여 급격한 성능 저하가 발생하였다. 현재 추가적인 분석 및 검토를 통해, 정상 동작하지 않는 버전 1 시제품의 설계 및 레이아웃 수정 보완을 완료하였으며, 최대 동작 속도로 예상되는 12비트 250MS/s SAR ADC인 버전 2를 추가로 제안한다.
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