Design Techniques of a High-Resolution Audio-Band Delta-Sigma Modulator using Multi-bit Current Digital-to-Analog Converter
- 주제어 (키워드) ADC , Multi-bit DAC , 아날로그회로 설계 , 아날로그디지털 변환기
- 발행기관 서강대학교 일반대학원
- 지도교수 안길초
- 발행년도 2022
- 학위수여년월 2022. 2
- 학위명 석사
- 학과 및 전공 일반대학원 전자공학과
- 실제 URI http://www.dcollection.net/handler/sogang/000000066478
- UCI I804:11029-000000066478
- 본문언어 영어
- 저작권 서강대학교 논문은 저작권 보호를 받습니다.
초록 (요약문)
In this paper, we propose a high-resolution audio frequency band delta-sigma modulator (DSM) design technique using a 6-bit current digital-to-analog converter (I-DAC) as a feedback DAC. The proposed C-DAC consists of double-cascode PMOS transistors to ensure the linearity corresponding to 110dB. It converts 6-bit data from 6-bit asynchronous successive approximation-register (SAR) analog-to-digital converter (ADC) and feeds back to the amplifier of DSM input stage to make a residue. The SAR ADC uses a passive adder to add the input signal and the output of the second integrator, and through this, power and area can be reduced at the same time. In addition, to compensate for the half-delay occurred during data conversion in the SAR ADC, a half-delay is applied to the feedback path to complete the second-order noise shaping. The area of the chip fabricated by the 0.18μm CMOS process is 0.614mm2 and the chip consumes 2.95mW of power at a 1.8V power supply voltage. As a result of the prototype performance evaluation, 90dB dynamic range (DR) and 80dB peak signal-to-noise and distortion ratio (SNDR) were obtained.
more초록 (요약문)
본 논문에서는 6-bit current digital-to-analog converter (I-DAC)를 feedback DAC으로 활용하여 높은 해상도의 오디오 주파수 대역 delta-sigma modulator (DSM) 설계 기법을 제안한다. 제안하는 C-DAC은 110dB에 해당하는 선형성을 확보하기 위해 double-cascode PMOS 트랜지스터로 이루어져 있으며, 6-bit asynchronous successive approxmiation-register (SAR) analog-to-digital converter (ADC) 로부터 나오는 6-bit의 데이터를 변환하여 입력단의 amplifier로 feedback 시켜 residue를 만드는 역할을 수행한다. SAR ADC에는 passive adder를 사용하여 입력 신호와 두 번째 적분기의 출력을 더하였고, 이를 통해 파워와 면적을 동시에 줄일 수 있었다. 또한, SAR ADC에서 데이터를 변환하며 발생하는 half-delay를 보상하기 위해 feedback path에도 half-delay를 부과하여 2차 noise shaping을 완성하였다. 위 설계 기법을 적용하여 0.18μm CMOS 공정으로 제작된 칩의 면적은 0.614mm2이며, 1.8V 전원전압에서 2.95mW의 전력을 소모한다. 시제품 성능 평가 결과, 90dB dynamic range (DR) 과 80dB peak signal-to-noise and distortion ratio (SNDR)을 확보하였다.
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