A Column-parallel Two-step Single Slope ADC for High Frame Rate CMOS Image Sensors
- 주제어 (키워드) SS ADC , CIS
- 발행기관 서강대학교 일반대학원
- 지도교수 범진욱
- 발행년도 2022
- 학위수여년월 2022. 2
- 학위명 석사
- 학과 및 전공 일반대학원 전자공학과
- 실제 URI http://www.dcollection.net/handler/sogang/000000066412
- UCI I804:11029-000000066412
- 본문언어 영어
- 저작권 서강대학교 논문은 저작권 보호를 받습니다.
초록 (요약문)
본 논문은 고프레임률 CMOS Image sensor용 single slope ADC (SS ADC)를 제안한다. 제안된 SS ADC는 고프레임률 성능을 달성하기 위해 10-bit 고해상에서도 높은 변환 속도를 낼 수 있도록 two-step SS ADC 구조로 설계되었다. 총 10-bit data는 5-bit coarse 변환과 6-bit fine 변환을 통해 생성된다. 또한, pixels의 불균일성과 parallel ADC의 noise로 인해 발생하는 fixed pattern noise(FPN)를 최소화하기 위해 이중 CDS 방식을 사용하여 signal 전압과 reset 전압 간의 차이를 증폭하여 offset을 제거했다. 본 논문에서는 변환에 필요한 다양한 reference 전압을 생성하는 ramp generator와 pixels의 signal 전압 출력에서 digital code로 변환하는 ADC 두 아키텍처의 구조와 작동을 설명한다. 또한, 변환 정확도를 향상시키기 위해 변환 에러 보정을 위한 기술이 local coarse 및 fine counter에 적용되었다. 제안하는 ADC는 7.5 μm pixel pitch CMOS Image sensor array와 180nm CMOS 공정을 사용하여 구현되었다.
more초록 (요약문)
A single slope ADC (SS ADC) for high frame rate CMOS Image Sensor (CIS) is presented in this thesis. In order to achieve high frame rate performance, the proposed SS ADC was designed with a two-step SS ADC structure for a high conversion speed even with 10-bit high resolution. The total 10-bit data are produced by 5-bit coarse and 6-bit fine conversions. To minimize the fixed pattern noise (FPN) generated by the non-uniformity of pixels and the noise of column ADC, a dual CDS scheme was used to remove the offset by amplifying the only difference between the signal voltage and the reset voltage. This thesis describes the structure and operation of the two architectures, ramp generator that generates various reference voltages required for conversion and ADC that converts the signal voltage output from pixels into digital code. In addition, in order to improve conversion accuracy, two techniques for correcting conversion errors have been applied to the local coarse and fine counter. The proposed ADC was implemented using a 7.5-μm pixel pitch CMOS image sensor arrays and a 180-nm CMOS process.
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