Tunnel Field-Effect Transistors (TFETs) as Silicon-Based Synaptic Devices for Neuromorphic Computing Systems
신경계 모방 시스템을 위한 실리콘 기반 터널링 트랜지스터 시냅스 소자
- 주제(키워드) Neuromorphic computing , silicon-based synaptic transistor , tunnel field-effect transistor (TFET) , low power operation , offline training , binary neural network (BNN)
- 발행기관 서강대학교 일반대학원
- 지도교수 최우영
- 발행년도 2021
- 학위수여년월 2021. 2
- 학위명 박사
- 학과 및 전공 일반대학원 전자공학과
- UCI I804:11029-000000065916
- 본문언어 영어
- 저작권 서강대학교 논문은 저작권보호를 받습니다.
초록/요약
For the fast operation and higher density, the shrinking of the complementary metal-oxide semiconductor (CMOS) has been performed by following Moore’s law nearly past three decades. As the scaling of the CMOS has been confronted with the limitation of serious leakage current problem, however, it also affects the conventional serial computing system. To overcome the power consumption problem of serial process, which is originated from the von Neumann architecture, the neuromorphic system for parallel computing system has been spotlighted by many researchers. For the purpose, it has been reported the numerous artificial synaptic devices by using the memristor, one of the promising candidates. Nevertheless, the memristor-based synaptic devices show several drawbacks as followings: requiring another logic blocks, incompatible with the CMOS technology, vulnerable in endurance cycle, high power consumption. For this reason, CMOS-based memory devices for the synaptic transistor are also aggressively reported owing to the better characteristics than those of the aformentioned drawbacks in the memristors. On the other hand, the synaptic devices for both of the memristor-based and CMOS-based memory still show higher power consumption than that of the human brain to meet the neurobiological requirement for massive parallelism. Moreover, CMOS-based memory suffers from unscalable power consumption restrain due to the Boltzmann tyranny. Thus, it is necessary for synaptic devices to further lower the operating power consumption compared with conventional memristors or CMOS-based memories. In this dissertation, tunnel field-effect transistor (TFET) based synaptic transistors by using the silicon-based CMOS process technology have been demonstrated, which is capable of extremely low-power operation in both read (inference) and program (training) operation. Moreover, the power consumption of TFET-based synaptic transistor is compared with that of the other synaptic devices based on the blueprint for the neuromorphic computing. The technology computer-aided design (TCAD) device simulator is used to verify the operation mechanism of TFET-based synaptic transistor. Furthermore, the proposed TFET-based synaptic transistor and its NOR-type array are fabricated by using the conventional CMOS process. On the other hand, it shows better efficiency in hot carrier injection than that of the CMOS-based flash memory with NOR configuration due to the band-to-band tunneling (BTBT) of the TFETs. Also, TFET-based synaptic transistors are expected to be robust in bit-line (BL) voltage fluctuation because of the significantly reduced channel length modulation effect in TFETs. The electrical properties are verified by using the semiconductor parameter analyzer. Also, the offline training is assumed in this work. In addition, it is suggested and verified that measurement data of the fabricated NOR-type array for the XNOR operation as a binary neural network (BNN). Moreover, the system level verification is also performed by using the MNIST data sets based on the binary multilayer neural network. It is investigated that the inference accuracy of 97.93 % is obtained with the bit-error rate (BER) of 4.65 × 10-8 %. These results indicate that the TFET-based synaptic transistor studied in this dissertation also can be a one of the prominent candidates as a synaptic device in neuromorphic computing systems thanks to its extremely low-power operation.
more초록/요약
고집적, 고속 연산을 위하여 현재에 이르기까지 지난 30 여년간 반도체 공정은 무어의 법칙에 따라 미세화 공정을 지속해왔다. 그러나, 공정 미세화에 따른 부작용으로 누설 전류에 따른 전력 소모 문제가 크게 대두됨에 따라 폰 노이만 구조에 입각한 직렬 연산 체계를 바꾸려는 노력이 활발히 진행되고 있다. 이에 인간의 뇌를 모방한 대규모 병렬 연산 체계를 구현하려는 연구가 각광받고 있으며 특히 제작의 용이성 및 신경 세포와의 구조적 유사성으로 인해 저항성 메모리를 이용한 인공 시냅스 제작에 대한 연구가 가장 활발히 보고되었다. 그러나, 이와 같은 장점에도 불구하고 기존 반도체 공정과 호환되지 않는 등의 저항성 메모리가 내포하고 있는 기존의 여러 근본적인 문제점 들에 대한 지적이 계속 되고 있다. 따라서 이를 극복 및 대체하기 위한 수단으로써 기존 반도체 공정 기반의 상보형 금속 산화물 전계 효과 트랜지스터를 이용한 인공 시냅스 소자 제작에 대한 연구 또한 진행 중이다. 한편, 인간의 뇌를 모방하기 위해서는 극도로 낮은 시냅스 당 소비 전력이 요구되나 기존의 저항성 메모리 및 상보형 금속 산화물 전계 효과 트랜지스터 (CMOS)를 이용한 인공 시냅스의 소비 전력은 이를 상회하고 있다. 그러므로, 기존 반도체 공정과 호환성이 높으면서 동시에 저전력 동작이 가능한 시냅스 소자 제작에 대한 연구가 절실한 시점이다. 이에 본 논문에서는 초저전력 동작이 가능한 터널링 전계 효과 트랜지스터를 이용한 메모리 소자를 통해 인공 시냅스를 구현하고자 하며, 구현된 시냅스 소자의 전력 특성을 기존에 보고된 시냅스 소자들 및 실제 신경 세 포 상의 시냅스에서 요구되는 전력 수치와 비교하였다 또한 전산 모사 시뮬레이션을 통해 터널링 전계 효과 트랜지스터 기반의 메모리 특성을 확인하였으며, 이를 바탕으로 기존 반도체 공정 과정을 이용하여 실제로 제작하였다. 한편 터널링 전계 효과 트랜지스터는 밴드간 터널링 현상으로 인해 기존 CMOS 기반의 소자 대비 뛰어난 열전자주입 및 에너지 효율을 보이며 또한 채널길이변조 효과가 억제되는 특성을 가지므로 bit-line 전압의 변동에 대해 높은 신뢰성을 보일 것으로 기대된다. 아울러 제작된 소자들의 전기적 특성 검증은 반도체 파라미터 분석기를 통한 측정을 통해 이루어졌다. 한편, 이와 같은 터널링 전계 효과 트랜지스터 시냅스 소자를 기반으로한 NOR 형태의 array 도 함께 제작하였으며, 배타적 NOR (exclusive NOR, XNOR) 동작이 가능함을 확인함으로써 이진 신경망으로의 활용 가능성 을 증명 하였다. 또한 이를 바탕으로 다층신경망 구조에서의 MNIST 패턴 인식 기능 또한 확인하였다. 이때 정확도는 97.93 % 였으며 bit 에러율은 4.65 × 10^8 임을 확인하였다. 그러므로, 본 논문을 통해 제안된 터널링 전계 효과 트랜지스터 기반의 시냅스 소자는 차세대 인공 신경망 구현에 있어 하나의 해법이 될 수 있음을 제안하고자 하며 이를 실험을 통해 검증하였다.
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