Referenceless Clock and Data Recovery Circuit using Two Frequency Detecting Methods
- 주제(키워드) 레퍼런스 클락이 존재하지 않는 클락과 데이터 복원 회로 , Referenceless Clock and Data Recovery Circuit
- 발행기관 서강대학교 일반대학원
- 지도교수 범진욱
- 발행년도 2021
- 학위수여년월 2021. 2
- 학위명 석사
- 학과 및 전공 일반대학원 전자공학과
- UCI I804:11029-000000065750
- 본문언어 영어
- 저작권 서강대학교 논문은 저작권보호를 받습니다.
초록/요약
This thesis proposed a reference-less clock and data recovery circuit (CDR) with the operating frequency of 6.5-14 Gbps. The proposed CDR performs frequency and phase detection using XBBPD (Extended Bang-Bang Phase Detector), and two methods are proposed for the frequency detection methods. The first method, the structure using XBBPD, can operate all within the usable range of a digitally controlled oscillator (DCO) and can detect a fast frequency. The above structure can operate at high speed, but consumes more power than the structure using BBPD. Therefore, we proposed a second method that reduces power consumption by using BBPD. The CDR of this thesis consists of a DCO, XBBPD, de-serializer and digital loop filter (DLF). In order to improve the duty and jitter performance of the output clock signal of the DCO, the common mode voltage is adjusted using feedback logic. The proposed CDR used an area of 0.057 mm2 and is designed using a 28-nm CMOS process.
more초록/요약
본 논문은 6.5-14 Gbps의 Reference-less clock and data recovery circuit (CDR)에 대해 제안한다. 제안하는 CDR은 XBBPD (Extended Bang-Bang Phase Detector)를 이용하여 주파수 및 위상 검출을 진행하는데, 주파수 검출 방법에 대해 두 가지 방법을 제안한다. 첫 번째 방법인 XBBPD를 이용한 구조는 digitally controlled oscillator (DCO)의 가용 범위에서 모두 동작 가능하며, 빠른 주파수 검출이 가능하다. 위의 구조는 고속 동작 가능하지만, BBPD (Bang-Bang Phase Detector)를 사용한 구조에 비해 전력 소모가 크다. 따라서 BBPD를 이용하여 전력 소모를 줄인 두 번째 방법을 제안한다. 본 논문의 CDR은 DCO, XBBPD, de-serializer, digial loop filter (DLF)로 구성되어 있다. DCO의 출력된 클럭 신호의 duty와 jitter의 개선을 위해 feedback을 이용하여 common mode voltage를 조절해주었다. 본 논문의 CDR은 0.057 mm2 의 면적을 사용했고, 28-nm CMOS 공정을 사용하여 설계하였다.
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