A 12-b R-C Two-step SAR ADC with Bit-Cycling Time Control and LSB Correction Logic for High-speed CMOS Image Sensor Applications
- 발행기관 서강대학교 일반대학원
- 지도교수 범진욱
- 발행년도 2021
- 학위수여년월 2021. 2
- 학위명 석사
- 학과 및 전공 일반대학원 전자공학과
- UCI I804:11029-000000065727
- 본문언어 영어
- 저작권 서강대학교 논문은 저작권보호를 받습니다.
초록/요약
A High-Performance Successive Approximation Register Analog-to- Digital Converter (SAR ADC) is presented in this thesis. The SAR ADC has trade-off between size and resolution specification. The array of passive devices in high resolution SAR ADC has a size problem because total capacitance or resistance of DAC increase exponentially with the ADC resolution. To overcome this issue, the proposed SAR ADC is used both capacitor array and resistor array. Because passive device matching is important to achieve a high performance SAR ADC, the proposed SAR ADC uses certain layout technique to attenuate mismatch of resistors. In addition, two digital logics are used in the to solve the settling time issue caused by using resistors. A proposed SAR ADC was implemented in a 28-nm CMOS technology. The ADC core occupies an active area of 0.026 mm2. The chip consumes 330 μW under a 1.0 V supply.
more초록/요약
본 논문은 고성능 Successive Approximation Register Analog-to-Digital-Converter(SAR ADC)를 제안한다. SAR ADC는 해상도가 높아질수록 면적이 증가하는 트레이드 오프가 발생한다. ADC의 해상도가 높아질수록 DAC의 총 커패시턴스와 저항이 지수적으로 증가하기 때문에 고해상도 SAR ADC에서는 패시브 소자 array의 면적이 문제가 된다. 이러한 문제를 극복하기 위해 본 논문에서는 capacitor array와 resistor array를 모두 사용한다. 고성능 SAR ADC를 구현하기 위해서는 수동 소자의 matching 특성이 중요하므로, 제안하는 SAR ADC는 특정 레이아웃 기법으로 저항 소자의 mismatch를 줄인다. 또한, 저항 소자를 사용함으로써 발생하는 settling time 문제를 해결하기 위해 두 가지의 디지털 로직을 사용한다. 제안하는 SAR ADC는 28 nm CMOS 공정으로 제작되었다. 제작된 SAR ADC의 칩 면적은 0.026 mm2이고 소모 전력은 1.0 V 전원 전압에서 330 μW이다.
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