A Study on Offset-Insensitive 12b Hundreds of MS/s 28nm CMOS 2b/cycle SAR ADCs Based on Non-Binary DACs
- 발행기관 서강대학교 일반대학원
- 지도교수 이승훈
- 발행년도 2021
- 학위수여년월 2021. 2
- 학위명 석사
- 학과 및 전공 일반대학원 전자공학과
- UCI I804:11029-000000065617
- 본문언어 영어
- 저작권 서강대학교 논문은 저작권보호를 받습니다.
초록/요약
본 논문에서는 복잡한 오프셋 보정기법 없이 비교기 오프셋 영향을 최소화한 비 이진 가중치를 갖는 C-R 하이브리드 DAC 기반의 12비트 200MS/s 2b/cycle SAR ADC를 제안한다. 제안하는 ADC는 2b/cycle 구조를 적용하여 시스템 응용 시 클록 인터페이스의 고속 동작 요구사항을 완화하였다. 또한, 입력신호 샘플링 부정합을 최소화하기 위해, DAC를 기능에 따라 입력신호를 샘플링, 홀딩 하고 잔류전압을 생성하는 SIG-DAC와 비교기 출력에 필요한 기준전압을 생성하는 REF-DAC로 분리하여 사용하였다. 제안하는 C-R 하이브리드 DAC는 상위 8비트를 결정하기 위한 커패시터 열에 비 이진 가중치 구조를 적용하여 DAC 정착 오류 발생 시 이를 보정할 수 있도록 하였고, 하위 4비트는 간단한 저항 열에서 분배되는 기준전압을 통해 결정함으로써 요구되는 단위 커패시터 수와 DAC 면적을 획기적으로 감소시켰다. 한편, 제안하는 ADC는 두 가지 버전으로 제작되었으며, 버전 1 ADC의 경우 간단한 오프셋 상쇄기법을 적용하여 비교기 오프셋 부정합을 감소시켰고, 버전 2 ADC의 경우 주변 상황에 덜 민감한 대칭적인 비교기 레이아웃만을 통해 비교기 오프셋 부정합을 감소시키는 동시에 비동기 방식의 2b/cycle SAR 알고리즘을 적용하여 클록 인터페이스 요구사항을 추가적으로 완화하였다. 제안하는 ADC는 추가적인 보정회로 및 보정주기를 사용하지 않고 비교기 오프셋 부정합을 줄임으로써 회로 복잡도를 감소시켰으며, 동시에 고속 동작을 요구하는 시스템 응용을 용이하게 하였다. 한편, DAC의 단위 커패시터 구현은 차폐 커패시터 구조를 적용하여 인접 커패시터 간의 기생 커패시턴스에 의한 선형성 저하를 최소화하였다. 제안하는 2b/cycle SAR ADC는 28nm CMOS 공정으로 제작되었으며, 버전 1 및 버전 2의 칩 면적은 각각 0.16mm2 및 0.13mm2이고, 1.0V 전원전압에서 버전 1의 경우 7.1mW, 버전 2의 경우 1.8mW의 전력을 소모한다. 시제품 성능평가 결과, 아쉽게도, 제작된 두 가지 버전 모두 200MS/s의 동작속도에서 측정된 SNDR 및 SFDR 최대 값이 각각 30dB 및 40dB 정도로 당초 설계 사양인 12비트 기준으로 65dB 정도를 확보하지 못했으며, 두 가지 버전의 측정된 DNL 및 INL 결과 역시 6비트 모드에서 1.83LSB, 1.84LSB 정도로 12비트 수준으로 정상 동작하지 않았다. 세부 분석 결과, 저항 열의 설계 및 레이아웃 과정에 주요 금속 선 기생 저항 성분에 대한 고려가 부족하여, 12비트 정확도를 가져야 하는 기준전압값에 치명적인 영향을 끼치면서, 두 가지 버전의 ADC 모두 급격한 성능 저하가 발생하였다. 현재 추가적인 분석 및 검토를 통해, 동작하지 않는 시제품 ADC의 설계 및 레이아웃 수정 보완을 완료하였으며, 제안하는 ADC 구조의 확장성 검증을 위해 제안하는 구조를 기반으로 하되 12비트 수준에서 최대 동작 가능한 동작 속도로 예상되는 12비트 500MS/s 2b/cycle SAR ADC를 추가로 제안한다.
more초록/요약
This work proposes a 12-bit 200MS/s 28nm CMOS 2b/cycle SAR ADC based on a non-binary C-R hybrid DAC, minimizing comparator offset mismatch without any complicated calibration scheme. The proposed ADCs employ a 2b/cycle topology to alleviate the required specifications of the clock interface circuits for high-speed system applications. In order to minimize an input signal sampling mismatch, the proposed ADCs use two different types of DACs, the SIG-DAC which samples and holds the input signal and generates the residue voltages, and the REF-DAC which generates the reference voltage required for the comparator output. The proposed C-R hybrid DAC employs a non-binary weighted structure to the upper 8b capacitor array for DAC settling error correction. The remaining lower 4 bits are determined with the reference voltages generated from a simple resistor string to significantly reduce the number of unit capacitors and the DAC area. Meanwhile, the proposed ADCs minimize the comparator offset without any calibration circuit and extra clock phase by employing a simple offset-cancellation technique (version 1) and an environment-insensitive symmetrical comparator layout (version 2). The version 2 of ADC also applies an asynchronous 2b/cycle SAR algorithm for additional alleviation of the clock interface specification requirements. Thereby it is possible to reduce the circuit complexity and to make the ADCs more suitable for high-speed system applications. Meanwhile, the proposed encapsulated capacitor topology is adopted in the layout of the DAC unit capacitors to minimize the linearity degradation caused by parasitic capacitances between adjacent capacitors. The prototype ADCs are implemented in 28nm CMOS process, the version 1 and version 2 of ADCs consume 7.1mW and 1.8mW, respectively at a 1.0V supply voltage and occupy 0.16mm2 and 0.13mm2, respectively. Unfortunately, both versions of the ADCs show the measured maximum SNDR and SFDR about 30dB and 40dB, respectively, which is far behind the target SNDR of 65dB for 12-bit resolution. In addition, the measured maximum DNL and INL are within 1.83LSB and 1.84LSB at 6-bit mode, owing to the accuracy below the target of 12-bit resolution. The analysis shows that the parasitic resistive component of the resistor string layout is responsible to the inaccurate reference voltage, which requires 12-bit accuracy, degrading the performance of both versions of the ADCs. The proposed malfunctioning prototype ADC design and layout have been revised, while an extra 12-bit 500MS/s ADC is proposed to verify the expansibility of the proposed ADC structure.
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