온도를 고려한 3차원 대칭 버퍼 클럭 트리 합성
Thermal-aware 3D Symmetrical Buffered Clock Tree Synthesis
- 주제(키워드) 3차원클럭 트리 합성 , 클럭 트리 , 열
- 발행기관 서강대학교 일반대학원
- 지도교수 김주호
- 발행년도 2020
- 학위수여년월 2020. 8
- 학위명 박사
- 학과 및 전공 일반대학원 컴퓨터공학과
- UCI I804:11029-000000065296
- 본문언어 한국어
- 저작권 서강대학교 논문은 저작권보호를 받습니다.
초록/요약
3차원 집적 회로는 와이어 길이와 칩의 집적도에 매우 큰 장점을 가지고 있다. 하지만, TSV를 기반으로 한 3차원 집적회로의 높은 집적도는 회로의 열 및 회로 내의 열 차이가 증가시킨다. 이로 인해, TSV를 기반으로 한 3차원 클럭 트리 합성(CTS)은 열 문제가 발생하여 큰 클럭 스큐를 일으킨다. 본 논문에서는 온도(열)을 고려한 새로운 3차원 대칭 버퍼 클럭 트리 합성을 제안한다. 첫째, 최근접 이웃 선택(NNS)를 기반으로 균일한 열분포를 고려한 3차원 추상화 트리 토폴로지 방법론(3D-NNM)을 제안한다. 둘째, 균일한 열분포를 위해 TSV의 균일한 분포 및 최적화 된 수 통해 내부 노드의 레이어 할당한다(thermal-LA). 또한, 균일한 열 분포를 위한 최적화 된 클럭 소스의 레이어를 결정한다. 셋째, 열을 고려한 3차원 DME 방법을 제시한다. 열 분포를 고려해 TSV를 삽입하고, 그리드 기반의 통계적 열 모델링을 통해 와이어 라우팅 및 버퍼 삽입을 하고 클럭 트리를 완성한다. 제안한 열을 고려한 3차원 대칭 버퍼 클럭 트리 합성 방법은 32/45nm 공정 기술을 사용하여 검증하였다. 실험 결과를 보면, 기존 클럭 트리 합성 방법론들에 비해 평균적으로 클럭 스큐를 19% 감소시켰다. 그러므로, 본 논문에서 제시한 열을 고려한 3차원 대칭 버퍼 클럭 트리 합성 방법론은 회로의 성능 및 신뢰성에 매우 실용적이고 효율적이다.
more초록/요약
Three dimensional integrated circuits (3D IC) have great benefits in density and wire length. However, the high density of a circuit such as TSV-based 3D ICs has caused high thermal on chip and thermal gradients. Thus, through silicon via (TSV)-based 3D clock tree synthesis (CTS) brings thermal problem leading to large clock skew. We propose a new thermal-aware 3D symmetrical buffered clock tree synthesis. First, 3D symmetrical abstract tree topology based on nearest neighbor selection with median cost (3D-NNM) is built by pairing sinks considering uniform thermal distribution. Second, the layer assignment (LA) of internal nodes is obtained for uniform TSV distribution and optimized TSV count leading to uniform thermal distribution called thermal-LA. Also, the optimized location of clock source is determined for uniform thermal distribution. Third, in thermal-aware 3D deferred merging embedding (DME), the TSV insertion with thermal consideration is conducted and then, thermal-aware wire routing/buffer insertion are performed based on statistical thermal modeling. The proposed 3D CTS approach is verified using 32/45nm process technologies. In experimental result, we achieved on average 19% of clock skew reduction compared to existing thermal-aware 3D CTS. Thus, the proposed thermal-aware 3D symmetrical buffered clock tree synthesis is very practical and efficient for performance and reliability.
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