High-Speed High-Resolution A/D Converters with Ultra-Low-Power Design Techniques : A Calibrated 70dB SNDR 10MS/s 28nm CMOS Nyquist SAR ADC Reusing Segmented Reference Voltages, A 2.2mW 12-bit 200MS/s 28nm CMOS Pipelined SAR ADC with Dynamic Register-Based High-Speed SAR Logic
- 발행기관 서강대학교 일반대학원
- 지도교수 이승훈
- 발행년도 2020
- 학위수여년월 2020. 8
- 학위명 박사
- 학과 및 전공 일반대학원 전자공학과
- UCI I804:11029-000000065260
- 본문언어 한국어
- 저작권 서강대학교 논문은 저작권보호를 받습니다.
초록/요약
This thesis proposes calibrated 14-bit 10MS/s and 12-bit 200MS/s analog-to-digital converters (ADCs) with ultra-low-power design techniques. A calibrated 14-bit 10MS/s 28nm CMOS Nyquist successive-approximation register (SAR) ADC is presented. The upper 9 bits are determined using a binary-weighted capacitor array, and the remaining lower 5 bits are determined using segmented reference voltages divided from a simple resistor string. By applying the two divided groups of digital bits, the required number of unit capacitors is significantly reduced. A calibration scheme is employed only in the most significant 4-bit capacitors of the 14-bit capacitors, which have the biggest impact on the linearity of the capacitor array, thus minimizing the performance degradation caused by capacitor mismatch. The proposed calibration scheme is implemented with the reusable segmented reference voltages which determine the lower 5 bits, thereby significantly reducing the complexity of the calibration circuit. The comparator employs a noise-reduction capacitor, enabling it to realize ultra-low noise performance with low power. The encapsulated shape-based capacitor array layout secures the required high linearity even in applications where calibration techniques cannot easily be applied. The prototype ADC fabricated in a 28nm CMOS process occupies an active die area of 0.062mm2 and consumes 351μW at a 1.0V supply voltage. After calibration, the prototype ADC demonstrates a measured differential non-linearity (DNL) and integral non-linearity (INL) within 1.59LSB and 2.92LSB at 14 bits, respectively, with a maximum signal-to-noise-and-distortion ratio (SNDR) and a spurious-free dynamic range (SFDR) of 70.0dB and 85.0dB at 10MS/s, respectively. A single-channel 12-bit 200MS/s pipelined SAR ADC which employs dynamic register-based high-speed SAR logic is presented. The proposed ADC employs a two-stage pipelined SAR ADC architecture in which the SAR ADC of each stage processes 5 bits and 8 bits, respectively. In the first-stage 5-bit SAR ADC, a separate digital-to-analog converter (DAC) is applied with very small unit capacitors which generate the comparator decision threshold, thereby minimizing the required switching power. The dynamic register, which stores the output of the comparator, directly controls the DAC switch without the use of commonly applied separate switch control logic, thereby dramatically reducing the SAR decision delay time. Based on the employed asynchronous SAR logic, the required metastable state detection and correction logic can be implemented using a very simple digital logic. A residue amplifier is composed of a ring amplifier topology which ensures low-noise performance and low-power dissipation. An encapsulated shape-based capacitor layout scheme achieves 12-bit level high linearity without the need for any calibration. The prototype ADC in a 28nm CMOS process demonstrates a measured DNL and INL within 0.91LSB and 0.91LSB at 12 bits, respectively, with a maximum SNDR and a SFDR of 64.8dB and 77.5dB at 200MS/s, respectively. The ADC occupies an active die area of 0.053mm2 and consumes 2.2mW at a 1.0V supply voltage, corresponding to a figure of merit of 7.7fJ/conversion-step.
more초록/요약
본 박사학위 논문에서는 초저전력 설계 기법 기반의 14비트 10MS/s 및 12비트 200MS/s A/D 변환기 (analog-to-digital converter: ADC)를 제안한다. 본 논문의 첫 번째 연구는 커패시터 보정기법 기반의 14비트 10MS/s 28nm CMOS Nyquist 연속 근사 레지스터 (successive-approximation register: SAR) ADC를 제안한다. 제안하는 SAR ADC는 상위 9비트를 이진 가중치 구조 기반의 커패시터 열을 사용하여 결정하고, 나머지 하위 5비트를 저항 열에서 분배되는 기준전압 및 단위 커패시터를 사용하여 결정함으로써 D/A 변환기 (digital-to-analog converter: DAC)에 사용되는 단위 커패시터 수를 획기적으로 감소시켰다. 이 때, 커패시터 열에서 선형성에 가장 큰 영향을 미치는 최상위 4개의 커패시터에 대해 보정기법을 적용하여 부정합에 의한 성능저하를 최소화하였다. 제안하는 보정기법은 하위 5비트를 결정하기 위한 저항 열에서 분배된 세그먼트 기준전압을 재사용하여 구현함으로써 보정 회로의 복잡도를 크게 낮추었다. 비교기는 잡음 감쇄 커패시터 기반의 구조를 적용함으로써 초저잡음 성능을 저전력으로 구현했다. 한편, 보정기법 적용이 용이하지 않은 시스템 응용에서도 가능한 높은 선형성을 확보하기 위해 encapsulated 커패시터 기반의 커패시터 열 레이아웃 기법을 적용하였다. 시제품 ADC는 28nm CMOS 공정으로 제작하였으며, 면적은 0.062mm2이다. 전력소모는 1.0V 전원전압 조건에서 351μW를 소모한다. 보정기법 적용 후, 측정된 differential non-linearity (DNL) 및 integral non-linearity (INL)는 14비트 해상도에서 각각 1.59LSB 및 2.92LSB의 수준을 보이며, 10MS/s의 샘플링 속도에서 최대 signal-to-noise-and-distortion ratio (SNDR) 및 spurious-free dynamic range (SFDR)는 각각 70.0dB 및 85.0dB 수준을 보여준다. 본 논문의 두 번째 연구는 동적 레지스터 기반의 고속 SAR 로직을 사용한 단일 채널 12비트 200MS/s 28nm CMOS pipelined SAR ADC를 제안한다. 제안하는 ADC는 각 단의 SAR ADC에서 각각 5비트 및 8비트를 처리하는 2단 pipelined SAR ADC 구조를 채택하였다. 첫 번째 단 5비트 SAR ADC는 SAR 동작 시, 작은 단위 커패시턴스를 가지며 비교기의 decision threshold를 생성하는 별도의 DAC만이 스위칭 동작을 수행하여 스위칭 에너지를 감소시켰다. 이 때, SAR 동작 시 별도의 스위치 제어 로직 없이 비교기의 출력 신호를 저장하는 동적 레지스터가 직접 DAC의 스위치를 구동하여 제어함으로써 SAR 동작 루프 지연 시간을 획기적으로 감소시켰다. 또한, 동적 레지스터 기반의 SAR 로직을 활용하여 매우 간단한 디지털 로직만으로 비동기 SAR 로직의 metastable 상태를 검출 및 보정하는 기법을 구현하였다. 잔류전압 증폭기로 Ring 증폭기 구조를 채택하여, 저잡음 성능을 초저전력을 소모하여 구현하였다. 한편, SAR ADC 의 DAC는 별도의 보정기법 없이도 높은 선형성을 확보하기 위해 encapsulated 커패시터 기반의 커패시터 열 레이아웃 기법이 적용되었다. 시제품 ADC는 28nm CMOS 공정으로 제작하였으며, 측정된 DNL 및 INL은 12비트 해상도에서 각각 0.91LSB 및 0.91LSB의 수준을 보이며, 200MS/s의 샘플링 속도에서 최대 SNDR 및 SFDR은 각각 64.8dB 및 77.5dB를 보여준다. 시제품 ADC의 칩 면적은 0.053mm2이며 전력소모는 1.0V 전원전압 조건에서 2.2mW를 소모하여 7.7fJ/conversion-step의 우수한 figure of merit 성능을 갖는다.
more