NBTI를 고려한 랜덤 포레스트 기반의 타이밍 분석
Random Forests-based Timing Analysis considering NBTI
- 주제(키워드) NBTI , STA , Machine Learning , Random Forests
- 발행기관 서강대학교 일반대학원
- 지도교수 김주호
- 발행년도 2020
- 학위수여년월 2020. 2
- 학위명 석사
- 학과 및 전공 일반대학원 컴퓨터공학과
- UCI I804:11029-000000064943
- 본문언어 한국어
- 저작권 서강대학교 논문은 저작권보호를 받습니다.
초록/요약
최근 나노미터 단위로의 반도체 공정 미세화는 회로 집적도 상승과 함께 설계 시 고려되어야 할 새로운 문제점들을 가져왔다. NBTI(negative bias temperature instabilty)는 대표적인 노화현상으로 회로 성능을 저하시키는 문제를 일으킨다. 이 현상은 시간이 지남에 따라 문턱전압(Vth)을 증가시켜 회로의 지연시간이 증가한다. 그래서 회로의 성능을 저하와 신뢰성을 떨어뜨리는 결과를 낳는다. 제안하는 NBTI 를 고려한 랜덤 포레스트 기반의 타이밍 분석은 데이터 추출 단계, 학습 단계, 타이밍 분석 단계 총 3 단계로 나누어진다. 첫 번째 단계에서 학습에 진행할 디바이스 파라미터 값을 입력후 지연 시간(delay) 을 추출하게 된다. 두번째 단계에서는 기계학습(machine learning) 기법 중 하나인 랜덤 포레스트 기법을 사용하여 데이터 값 및 결과값을 학습하게 된다. 학습된 노화 모델을 디바이스 파라미터 값을 입력하게 되면 노화된 게이트의 지연시간을 얻을수 있게 된다. 마지막 세번째 단계에서는 정적타이밍분석을 통해 크리티컬 패스 지연시간 분석, 셋업/홀드 바이올레션을 체크한다. 실험결과에서 보면 제안하는 방법은 기존의 타이밍 시뮬레이션 방법과 비교하여 약 0.87% 오차를 보인다. 또한, 기존의 방법은 다양한 파라미터 및 노화현상을 고려하기 위해서 많은 수의 룩업테이블이 요구되지만, 제안하는 방법은 학습된 노화 모델을 통해 시간 복잡도를 줄일 수 있다.
more초록/요약
Recently, the miniaturization of semiconductor processes on the order of nanometers has brought new problems to be considered in design along with the increase in circuit integration. NBTI (negative bias temperature instabilty) causes a problem of degradation circuit performance due to a aging phenomenon. This phenomenon increases the threshold voltage (Vth) with the passage of time, thereby increasing the delay time of the circuit. The results in reduced circuit performance and reduced reliability. The random forest-based timing analysis considering NBTI can be divided into three stages: a data extraction stage, a learning stage, and a timing analysis stage. After inputting the values of the parameters of the device that proceeds to the learning in the first step, the delay will be extracted. In the second stage, the data value and the resulting value are learned using a random forest method, which is one of the machine learning techniques. When the values of the parameters of the learned aging model are input to the device, the delay time of the aged gate can be obtained. In the last stage, check critical path delay analysis, setup / hold violation through static timing analysis. From the experimental results, the proposed method shows about 0.87% error compared to the existing timing simulation method. Also, while previous methods require a large number of lookup tables to account for various parameters and aging phenomena, the proposed method uses a trained aging model to reduce the time complexity.
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