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A 101 dB Dynamic range delta-sigma modulator using modified feed-forward architecture for audio application

초록/요약

본 논문에서는 2차 구조의 오디오용 델타-시그마 A/D (Analog-to-Digital) 변환기를 제안한다. 제안하는 A/D 변환기는 양자화기 앞단의 스위치 커패시터 구조로 구성된 가산기를 단순화한 수정된 피드-포워드 구조를 사용하고 있으며 첫 번째 적분기 내부의 증폭기에서 생기는 열 잡음 및 플리커 잡음과 같은 낮은 주파수 영역 잡음 성분을 줄이기 위해 correlated-double–sampling (CDS) 기법을 적용하였다. 양자화기는 3-비트를 사용했으며, 스위치 커패시터로 구성된 수동 가산기 회로가 포함된 비교기를 이용하여 추가적인 증폭기의 사용 없이 양자화기 앞단의 가산 기능을 구현함으로써 소비 전력 및 칩 면적을 감소시켰다. 또한, 멀티-비트 D/A 변환기의 커패시터 부정합에 의해 발생하는 비선형성을 개선하기 위해 data weight averaging (DWA) 기법을 적용하였다. 제작된 A/D 변환기는 0.18 μm CMOS 공정으로 제작되었으며 0.119 mm2의 면적을 차지한다. 신호 대역폭 24 kHz, 동작 주파수는 12.288 MHz로 256의 오버샘플링 비율 (OSR) 사용하며 5 kHz인 입력 정현파에 대해서 101 dB의 dynamic range (DR) 와 97.7 dB의 peak signal-to-noise ratio (SNR), 91.4 dB의 peak signal-to-noise ratio and distortion (SNDR) 성능을 나타낸다. 제안하는 A/D 변환기는 1.8 V 전원 전압에서 전체 1.55 mW의 전력을 소모하며 173 dB의 Schreier figure of merit (FoMS)을 달성하였다.

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초록/요약

In this paper, we presents a second-order delta-sigma modulator for audio applications. It uses modified feed-forward (FF) architecture that simplifies the analog adder in front of the quantizer by removing internal feed-forward path. The modulator utilizes correlated-double-sampling (CDS) technique to attenuate a low frequency thermal noise and flicker noise of the op-amp in the first integrator. A 3-bit quantizer is used in the ADC. An adder in front of the quantizer is implemented by using a capacitive passive summing to avoid the use of additional amplifier. In order to reduce the distortion resulting from the capacitance mismatch of the feedback multi-bit digital-to-analog converter (DAC), a data weight averaging (DWA) is employed. The prototype analog-to-digital converter (ADC) is fabricated in a 0.18 μm CMOS process with an active die area of 0.119 mm2. The ADC operates at a 12.288 MHz clock frequency with 256 oversampling ratio (OSR). It achieves a dynamic range (DR) of 101 dB, a peak signal-to-noise ratio (SNR) of 97.7 dB and a peak signal-to-noise and distortion ratio (SNDR) of 91.5 dB for a 5 kHz sinusoidal input. The prototype ADC consumes 1.55mW from a 1.8-V supply voltage and achieves a Schreier’s figure of merit (FoMS) of 173 dB.

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