A Non-Binary DAC-Based 12b 100MS/s 28nm CMOS SAR ADC for High-Speed Residue Settling Performance
- 주제(키워드) Analog-to-Digital Converter (ADC) , Digital-to-Analog Converter (DAC) , Successive-Approximation Register (SAR) , Non-binary Weighted SAR Operation Technique , C-R hybrid DAC , Input-Range Scaling Scheme , Composite Switching , Encapsulated Capacitor Topology , Low-Power Dynamic Comparator
- 발행기관 서강대학교 일반대학원
- 지도교수 Lee, Seung-Hoon
- 발행년도 2020
- 학위수여년월 2020. 2
- 학위명 석사
- 학과 및 전공 일반대학원 전자공학과
- UCI I804:11029-000000064764
- 본문언어 한국어
- 저작권 서강대학교 논문은 저작권보호를 받습니다.
초록/요약
This work proposes a 12b 100MS/s SAR ADC employing a non-binary C-R hybrid DAC for high-speed residue settling performance. In the C-R hybrid DAC, a non-binary weighted structure is employed to the upper 7b capacitor array for alleviating the settling requirement of a residue voltage, thereby facilitating high-speed operation. The remaining lower 5 bits are determined with reference voltages generated from a simple resistor string to significantly reduce the number of unit capacitors and the DAC area. The input-range scaling scheme is also applied to match an input-range to the corresponding reference voltage range without additional capacitors and reference voltages. A composite switching scheme, which combines the monotonic switching with the VCM–based switching, reduces a switching power consumption and a maximum VCM variation of the DAC output voltage considerably. Furthermore, the proposed encapsulated capacitor topology is adopted in the layout of the DAC unit capacitors to minimize the linearity degradation caused by parasitic capacitances between adjacent capacitors. On the other hand, a comparator with a simple tail capacitor and a reset switch reduces power consumption. The measured DNL and INL of the prototype ADC in a Samsung 28nm CMOS are within 0.67LSB and 1.55LSB, respectively. The ADC shows a maximum SNDR and SFDR of 60.3dB and 74.0dB at 100MS/s, respectively, and consumes 1.3mW at a 1.0V supply voltage.
more초록/요약
본 논문에서는 비 이진 가중치를 갖는 C-R 하이브리드 DAC를 기반으로 하여 고속 잔류 전압 정착 성능을 갖는 12비트 100MS/s SAR ADC를 제안한다. 제안하는 C-R 하이브리드 DAC는 상위 7비트 커패시터 열에 비 이진 가중치 구조를 적용하여 요구되는 잔류 전압 정착 사양을 완화함으로써 고속 동작을 용이하게 하는 반면, 하위 5비트는 간단한 저항 열에서 분배되는 기준전압을 통해 결정함으로써 요구되는 단위 커패시터 수와 DAC 면적을 획기적으로 감소시켰다. 또한, C-R 하이브리드 DAC 구조에서 추가적인 커패시터 및 기준전압 없이 입력신호와 기준전압의 범위를 일치시키는 입력신호 레인지 스케일링 기법을 적용하는 동시에, monotonic 스위칭 기법과 VCM 기반의 스위칭 기법을 접목한 복합 스위칭 기법을 사용하여 스위칭 전력 소모 및 DAC 출력의 최대 VCM 변화를 크게 감소시켰다. 이와 더불어, DAC의 단위 커패시터의 레이이웃 구현 시 차폐 커패시터 구조를 적용하여 인접 커패시터 간 기생 커패시턴스에 의한 선형성 저하를 최소화하였다. 한편, 제안하는 ADC에 사용되는 비교기에는 비교적 간단한 형태의 추가적인 테일 커패시터와 리셋 스위치만을 추가하여 전력 소모를 상당 부분 감소시켰다. 시제품 ADC는 삼성전자 28nm CMOS 공정으로 제작되었으며, 측정된 DNL 및 INL은 12비트 해상도에서 각각 최대 0.67LSB 및 1.55LSB이고, 100MS/s 동작속도에서 동적성능은 최대 60.3dB의 SNDR 및 74.0dB의 SFDR을 보이며, 1.0V 전원전압에서 1.3mW의 전력을 소모한다.
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