A 1 Gb/s Reference-less Digital Clock and Data Recovery using Injection Phase Locked Loop
- Subject CDR , Digital Circuit
- Publisher 서강대학교 일반대학원
- Adviser 범진욱
- Issued 2018
- Awarded 2018. 8
- Thesis degree 석사
- Major 일반대학원 전자공학과
- URI entity http://www.dcollection.net/handler/sogang/000000063381
- UCI I804:11029-000000063381
- Language 한국어
- Rights 서강대학교 논문은 저작권보호를 받습니다.
Abstract
A Injection Locking Phase-Locked Loop(IL-PLL) technique applied to 0.7 ~ 1.3 Gp/s clock and data recovery(CDR) is presented in this thesis. A traditional CDR implemented by adding a frequency-locked loop in a phase-locked loop in order to achieve a sufficiently large dynamic range in frequency. The proposed structure achieves a wide input data rate range and low power consumption by implementing a frequency-locked loop with digital circuits instead of analog circuits. A phase-locked loop to recover the clock and data was implemented digitally to achieve are a small area, low power, and the ease of re-design. The proposed reference-less CDR is implemented in MagnaChip Foundry 0.18 um CMOS process. The measurement results are the phase noise of –108.57dBc/Hz at 1MHz offset, the area of 0.55 mm2, and the power consumption with 1.8V supply voltage of 17.5mW when CDR operate at 1 Gb/s of input data stream.
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본 논문은 Injection Locking Phase Locked Loop(IL-PLL) 기법을 활용하여 0.7 ~ 1.3Gbp/s에서 동작하는 Clock and Data Recovery 회로를 구현하였다. 일반적인 FLL과 PLL이 추가한 회로는 넓은 동작범위를 요구한다. 제안된 구조는 넓은 dynamic rage를 가지고 있으며 digital circuit를 구성하여 전력과 면적소모를 적게 가져갈 수 있다. PLL 또한 clock 과 data를 recovery 할 수 있도록 구현되어 있으며 digital화 되어 있다. digital circuit의 장점은 적은 면적과 re-design이 용이하다는 장점을 가지고 있다. 제안된 Reference-less CDR은 magna 0.18um 공정을 사용하였다. 또한 1Mhz offset에서 –108.75dBc/Hz 의 phase noise를 가지고 있으며 전력소모는 1.8V인가 할 경우 약 17.5mW이다. 또한 면적은 0.55 mm2이다.
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