Calibrated 10 b 28 nm CMOS SAR ADC Based on Integer-Based Split Capacitors
- 주제(키워드) Calibration , SAR ADC
- 발행기관 서강대학교 일반대학원
- 지도교수 이승훈
- 발행년도 2018
- 학위수여년월 2018. 8
- 학위명 석사
- 학과 및 전공 일반대학원 전자공학과
- 실제URI http://www.dcollection.net/handler/sogang/000000063252
- UCI I804:11029-000000063252
- 본문언어 영어
- 저작권 서강대학교 논문은 저작권보호를 받습니다.
초록/요약
본 논문에서는 저전력 IoT 응용을 위한 0.7V 10비트 5MS/s 28nm CMOS SAR ADC를 제안한다. 제안하는 ADC는 분리형 가중치 커패시터 (CA)를 이용한 구조를 적용하여 사용되는 단위 커패시터 (CU)의 개수를 최소화하는 동시에 전체 ADC의 면적 및 전력소모를 최적화하였다. 또한, 기존의 CA를 이용한 구조의 한계로 인해 발생하는 ADC의 선형성 저하 문제를 완화하기 위해 CA를 단위 커패시터의 정수배 크기로 구현하였으며, 가변 커패시터를 이용한 보정기법을 적용하였다. 제안하는 ADC는 평균 스위칭 전력소모 및 ADC의 선형성을 제한하는 동적 오프셋 문제를 최소화하기 위해 복합 스위칭 기법을 적용하였다. 또한 0.7V의 낮은 전원전압에서 높은 선형성을 얻기 위하여 입력 샘플링 스위치에 이중-부트스트래핑 회로를 사용하였으며, 공통모드 전압 (VCM) 스위치에 부트스트래핑 회로를 이용한 전압-부스팅 기법을 적용하여 VCM 스위치를 통해 흐르는 누설전류에 의한 성능저하를 완화하였다. 제안하는 SAR ADC는 28nm CMOS 공정으로 제작되었으며, 측정된 DNL 및 INL은 10비트 해상도에서 각각 0.36LSB, 0.52LSB이고, 5MS/s 동작속도에서 동적 성능은 최대 59.25dB의 SNDR 및 70.44dB의 SFDR을 보인다. 제안하는 시제품 SAR ADC의 칩 면적은 0.063mm2이며, 0.7V 전원전압 및 5MS/s 동작속도에서 42.5μW의 전력을 소모한다.
more초록/요약
This work proposes a 0.7V 10b 5MS/s 28nm CMOS SAR ADC for low-power IoT applications. The proposed ADC employs a split capacitor array to optimize the overall power consumption and chip area of the ADC while minimizing the number of unit capacitors. In addition, an attenuation capacitor (CA) is implemented by an integer multiple of unit capacitor (CU) and the calibration scheme with a variable capacitor is employed to alleviate the non-linearity error caused by limitations of the conventional split capacitor array structure. The proposed ADC employs composite switching scheme to minimize the switching power consumption of a DAC and the dynamic offset which constrains a linearity of the ADC. The input sampling switches of the proposed ADC employ a double-bootstrapping circuit to achieve high linearity under a low supply voltage. Moreover, a voltage-boosting technique with a bootstrapping circuit is employed in the common-mode voltage (VCM) switches to alleviate performance degradation caused by leakage current of the VCM switches. The proposed SAR ADC in a 28nm CMOS shows the measured DNL and INL within 0.36LSB and 0.52LSB, respectively. The ADC shows a maximum SNDR of 59.25dB and a maximum SFDR of 70.44dB at 5MS/s. The prototype ADC occupies an active die area of 0.063mm2 and consumes 42.5μW at 0.7V and 5MS/s.
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