A 0.8 to 1.2 GHz Fractional N ADPLL Design
- Publisher 서강대학교 일반대학원
- Adviser 범진욱
- Issued 2018
- Awarded 2018. 2
- Thesis degree 석사
- Major 일반대학원 전자공학과
- URI entity http://www.dcollection.net/handler/sogang/000000062759
- Language 한국어
- Rights 서강대학교 논문은 저작권보호를 받습니다.
Abstract
This work proposes a 0.8 to 1.2GHz Fractional-N All-Digital Phase-Locked Loop (ADPLL) with low-jiiter performance using a 2-Dimensional time-to-digital converter (TDC) and a 3rd-order digital loop filter (DLF). To resolve bang-bang phase detectors (BBPD's) nonlinear characteristics and stability problems in the proposed ADPLL, the phase detector uses multi-bit TDC. Unlike conventional Vernier type TDCs, the 2-dimensional TDC designed to reduces the amount of delay cells and detect a wider-range using a 2-step structure in the same area. The noise generated from the -order delta-sigma-modultator (DSM) operation in fractional divider can be effectively eliminated through the -order low-pass filter. The proposed ADPLL has been implementd in Magnachip 0.18 um CMOS technology. The phase noise of the proposed ADPLL operating at 1 GHz is -93dBc/Hz at 1MHz offset when the external reference frequency is 25MHz. The area of chip is 0.80 . The total power consumption of the ADPLL is 13.93 mW under 1.8V supply voltage at a frequency locked condition.
moreAbstract
본 논문은 2-Dimentional TDC와 3rd-order DLF를 이용하여 low-jitter를 갖는 N-Fractional ADPLL을 제안하였다. 제안한 구조에서는 Phase Detector를 TDC로 하여, BBPD의 비선형 특성과 안정성을 보완하고, 일반적인 vernier type TDC와 다르게 2-Dimentional TDC를 사용하여, Delay Cell 수를 획기적으로 줄이고, 2-step 구조를 통해 면적대비 wide-Range를 구현 할 수 있도록 하였다. Fractional Divider의 2차 DSM동작에서 발생하는 잡음을 3차 저역필터를 통해 효과적으로 제거할 수 있도록 구현하였다. 제안하는 ADPLL은 매그나칩 0.18um CMOS공정으로 제작되었다. 위상 잡음은 1GHz target 1MHz offset에서 약 -93 dBc/Hz이다. 전체 면적은 약 0.80이며, 25MHz의 Reference frequency를 사용한다. 1.8V를 공급전압으로 하였을 때, PLL의 소모전력은 약 13.93mW 이다.
more