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FinFET 회로의 성능 최적화를 위한 TILOS 기반 게이트 사이징

Performance Optimization in FinFET-based Circuit Using TILOS-like Gate Sizing

초록/요약

지속적인 CMOS 공정의 미세화는 극심한 누설 전류의 문제를 겪고 있다. Fin-type Field-effect Transistor(FinFET)는 공정의 미세화로 인한 누설 전류 문제를 효과적으로 줄이기 위한 대안으로 고안되었고 현재 활발히 사용되고 있는 추세이다. 트렌지스터의 평면 구조에서 삼차원 구조로 변화는 고밀도, 저전력, 고성능 설계를 가능하게 만들었다. 본 논문에서는 FinFET으로 구성된 회로에서 지연 시간과 소모 전력을 최적화하기 위한 게이트 사이징 프레임워크를 제시한다. 게이트 사이징 알고리즘으로는 회로의 최적화에서 가장 많이 사용되는 TILOS 알고리즘을 기반으로 한다. 기존과는 다른 새로운 구조를 갖는 FinFET의 특성을 고려하여 세 가지 다른 동작 모드에서 지연 시간과 소모 전력을 줄였다. 제안된 방법의 검증을 위하여 32nm FinFET PTM model을 사용하였고, ISCAS 85 벤치마크 회로를 이용하여 실험하였다. 실험 결과 기존 게이트 사이징 방법에 비하여 전력 소모의 증가를 최소화 하며 12.99% 소모 전력을 감소시킬 수 있었다.

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초록/요약

Continuous scaling of CMOS technology suffers from severe leakage currents. Fin-type field-effect transistor (FinFET) is an alternative to overcome scaling challenge. The shift from planar to 3D transistors enables greater density, lower power consumption, and higher performance. The delay/power optimization framework for FinFET-based circuit using TILOS-like gate sizing is presented in this thesis. Utilizing unique feature of FinFET based circuit, the TILOS-like sizing algorithm is applied to optimize delay and power. The proposed method considers three operating mode of FinFET logic gate for optimization. The proposed method is tested using the ISCAS 85 benchmark circuits with 32nm FinFET PTM model. In the experiment the power of the tested circuit is reduced by 12.99% in average while minimizing delay.

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