A CMOS Image Sensor using a Low Power Column Parallel Single-Slope ADC with Dual CDS
- 발행기관 서강대학교 일반대학원
- 지도교수 범진욱
- 발행년도 2016
- 학위수여년월 2016. 2
- 학위명 석사
- 학과 및 전공 일반대학원 전자공학과
- 실제URI http://www.dcollection.net/handler/sogang/000000058735
- 본문언어 한국어
- 저작권 서강대학교 논문은 저작권보호를 받습니다.
초록/요약
본 논문에서는 낮은 bandwidth amplifier를 사용한 single-slope ADC구조를 기반으로 저전력 동작하는 CIS를 제안하였다. 이 기술은 MATLAB을 이용한 최적화 과정을 통해 amplifier의 bandwidth를 낮춰 적은 전류로 동작시키며, 이 기술을 이용하면 각 column parallel ADC의 전력을 줄여 저전력 CIS를 구현할 수 있다. 한편 낮은 bandwidth amplifier를 사용함으로써 발생할 수 있는 delay는 CIS의 noise를 제거하기 위해 사용하는 dual CDS동작을 통해서 해결할 수 있다. 제작된 칩은 0.18㎛ standard CMOS technology를 사용하며, 10-bit의 column parallel single-slope ADC로 구성되었고 50MHz 기준 clock 주파수에서 39.06-kS/s로 동작한다. 제안하는 CIS의 Pixel array는 160 × 120이며 7 ㎛ × 7 ㎛의 pixel size, 1.492 mm × 3.152 mm의 실제 core size를 가지며, 제안된 column parallel ADC를 사용한 CIS는 최대 330 frames/s의 성능을 보여준다.
more초록/요약
This paper presents a CMOS image sensor (CIS) which has a low power consumption by using a single-slope ADC with low bandwidth amplifier. This amplifier’s bandwidth is optimized by MATLAB with a low current. According to this optimization technique, the power consumption of each column parallel ADC is decreased significantly and the proposed CIS is realized with a low power consumption. The delay caused by using a low bandwidth amplifier can be solved through the dual Correlated Double Sampling(CDS) operation used to remove the noise of the CIS. Low bandwidth amplifier with a delay caused by this chip is designed using 0.18㎛ standard CMOS technology. A column parallel single-slope ADC has a 10-bit resolution and 39.06-kS/s at 50 MHz reference clock frequency. The pixel array has 160 × 120(QQVGA) pixels. The pixel size is 7 ㎛ × 7 ㎛, the effective core size is 1.492 mm × 3.152 mm. A CIS using proposed column parallel ADC has the maximum frame rate of 330 frames/s.
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