Frequency Acquisition 위한 Auto-Frequency Calibration을 포함한 2.4~3 Gb/s Half-rate Digital Clock and Data Recovery (CDR)
A 2.4~3 Gb/s Half-rate Digital Clock and Data Recovery (CDR) using Auto Frequency Calibration for Frequency Acquisition
- 주제(키워드) 도움말 CDR , clock data and recovery , AFC , half-rate
- 발행기관 서강대학교 일반대학원
- 지도교수 범진욱
- 발행년도 2016
- 학위수여년월 2016. 2
- 학위명 석사
- 학과 및 전공 일반대학원 전자공학과
- 실제URI http://www.dcollection.net/handler/sogang/000000058732
- 본문언어 한국어
- 저작권 서강대학교 논문은 저작권보호를 받습니다.
초록/요약
본 논문에서는 digital 구조의 auto frequency calibration (AFC) technique를 적용하여 2.4∼3 Gb/s의 clock and data recovery (CDR) 회 로를 제안하였다. 기존의 CDR의 경우 충분히 큰 동작 범위를 구현하기 위 해 위상 고정 루프 (PLL) 외에 주파수 고정 루프 (FLL) 를 추가하여 구현 하지만, 제안하는 구조는 주파수 고정 루프를 AFC로 구현하여 전력소모를 낮추면서 동작 주파수 범위를 넓게 구현하였다. AFC 회로를 FLL 대신 사용 한 것은 SAR (Successive approximately register) 동작을 통해 빠른 시간 안 에 주파수 고정이 가능하고, 전력 소모 또한 작기 때문이다. AFC 회로는 주 파수 고정 후에는 동작을 정지하고 overflow와 underflow 만 처리하기 때문에 더욱 전력소모를 효율적으로 줄일 수 있다. 또한 추가적으로 CDR을 digital 로 구현하여 loop filter를 on-chip으로 설계 하였으며, half-rate PD를 사용하 여 PD의 동작 속도를 낮추고 이를 통해 전력소모를 줄였다. 제안하는 CDR은 Globalfoundries 0.11μm CMOS 공정으로 제작되었다. 측 정된 시제품의 위상 잡음은 1 MHz offset에서 -124 dBc/Hz이다. 제작된 CDR의 칩 면적은 0.35 mm2이고 2.5 Gb/s 의 input date rate 고정시의 소모 전력은 1.2 V 전원 전압에서 13.7 mW이다. LC DCO를 사용해 다소 면적이 늘어났지만 p-p jitter 의 시뮬레이션 결과가 30.1 ps 로 비교적 작았다.
more초록/요약
A digital auto frequency calibration technique applied to 2.4∼3 GHz clock and data recovery (CDR) is presented in this paper. A traditional CDR implemented by adding a frequency-locked loop in a phase-locked loop (PLL) in order to achieve a sufficiently large dynamic range. The proposed structure achieves wide input data rate range by implementing a frequency-locked loop (FLL) with a digital. The proposed AFC circuit is locking the frequency in short time in the operation through the SAR (Successive approximately register), the power consumption is small also. After adjustment of frequency, this AFC circuit can stop operation and more efficiently reduce the power consumption by processing only the overflow and underflow. By implementing a digital, this proposed CDR was designed loop filter by an on-chip. And, the half-rate PD reduce the power consumption by lowering the operating speed of the PD. The proposed CDR has been implemented in GlobalFoundries 0.11 μm CMOS technology. The measurement results show -124 dBc/Hz out-of-band phase noise at 1MHz. The area of chip is a 0.35 mm2 and the power consumption with 1.2 V supply voltage is 13.7 mW when cdr works for input data of 2.5 Gb/s. Using the LC DCO, although the area slightly increases, a p-p jitter simulation results was relatively small at 30.1 ps.
more