A 10-bit 20-MS/s Dual-Channel Algorithmic ADC With Improved Clocking Scheme
- 주제(키워드) Analog-to-digital converter , algorithmic ADC , conversion time scaling , capacitor scaling
- 발행기관 서강대학교 일반대학원
- 지도교수 안길초
- 발행년도 2015
- 학위수여년월 2015. 2
- 학위명 석사
- 학과 및 전공 일반대학원 전자공학과
- 실제URI http://www.dcollection.net/handler/sogang/000000055400
- 본문언어 한국어
- 저작권 서강대학교 논문은 저작권보호를 받습니다.
초록/요약
본 논문에서는 개선된 클록 구조를 이용한 10-비트 20-MS/s의 샘플링 속도를 갖는 2-채널 알고리즘 analog-to-digital converter (ADC)를 제안한다. 제안된 ADC는 전력 소모와 면적을 줄이기 위해 증폭기 공유 방식과 함께 변환 시간 스케일링 기법을 적용하였다. 기존의 변환 시간 스케일링 기법의 성능을 개선하기 위해서 각 사이클의 정확도 요구 조건에 따라 크기가 조정된 multiplying digital-to-analog converter (MDAC)의 샘플링 커패시터를 사용하였다. 시제품 ADC는 0.18㎛ CMOS 공정으로 제작되었으며, 59.6 dB의 spurious-free dynamic range (SFDR)와 54.3 dB의 signal-to-noise and distortion ratio (SNDR) 성능을 나타낸다. 측정된 differential and integral nonlinearities (DNL and INL) 은 각각 0.82 LSB 와 1.69 LSB 이다. 제안하는 ADC는 1.8 V 전원전압에서 채널당 8.96 mW의 전력을 소모하며, 1.08-pJ/conversion-step의 figure of merit (FoM) 팩터를 갖는다.
more초록/요약
This paper presents a 10-bit 20-MS/s dual-channel algorithmic analog-to-digital converter (ADC) using an improved clocking scheme. The proposed ADC employs amplifier sharing technique with a conversion time scaling technique to reduce area and power. To achieve further improvement of conversion time scaling technique, dedicated multiplying digital-to-analog converter (MDAC) sampling capacitors scaled with the accuracy requirement of each cycle are used. The ADC implemented in a 0.18㎛ CMOS process achieves 59.6 dB spurious-free dynamic range (SFDR) and 54.3 dB signal-to-noise and distortion ratio (SNDR). The measured differential and integral nonlinearities (DNL and INL) are 0.82 and 1.69 LSB respectively. The ADC with an active die area of 1.8 mm2 consumes 8.96 mW per channel at 20-MS/s and a 1.8-V supply voltage, corresponding to a figure of merit (FoM) of 1.08-pJ/conversion-step.
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