A 12-bit 200-kS/s Successive Approximation Register ADC with Hybrid Resister-Capacitor DAC
- 주제(키워드) ADC , Hybrid DAC , SAR
- 발행기관 서강대학교 일반대학원
- 지도교수 안길초
- 발행년도 2015
- 학위수여년월 2015. 2
- 학위명 석사
- 학과 및 전공 일반대학원 전자공학과
- 실제URI http://www.dcollection.net/handler/sogang/000000055393
- 본문언어 한국어
- 저작권 서강대학교 논문은 저작권보호를 받습니다.
초록/요약
A 12-bit 200-kS/s successive approximation register (SAR) analog-to-digital converter (ADC) is proposed. A sample-and-hold amplifier (SHA) is used to convert single-ended input signal to fully-differential signal. The proposed SAR ADC adopts hybrid RC digital-to-analog converter (DAC) with VCM-based switching method to reduce the size of the capacitive DAC. A latched comparator with three amplifiers is exploited to avoid the metastability problem and achieve high accuracy comparison. The prototype ADC is fabricated in a 0.18 μm CMOS process and shows the measured DNL and INL within 0.48 LSB and 0.76 LSB, respectively. The ADC achieves the maximum SNDR and SFDR of 64.2 dB and 80.4 dB with a 2.8 V supply while consuming 1.16 mW. It occupies an active die area of 0.25 mm2.
more초록/요약
본 논문에서는 12-비트 해상도와 200-kS/s 동작 속도를 가지는 successive approximation register(SAR)구조의 analog-to-digital(A/D)변환기를 제안한다. A/D 변환기의 전 단계에 단일 입력 신호를 완전 차동 신호로 변환하기 위하여 샘플 앤 홀드 증폭기 (sample-and-holdamplifier:샘플 앤 홀드 증폭기)를 사용한다.제안 하는 SAR A/D 변환기는 커패시터 배열의 면적을 감소시키기 위하여 저항-커패시터 D/A 변환기와 VCM-basedswitching 기법을 사용하였다.다.비교 정확성을 얻고 준 안정성 (metastability)문제를 해결하기 위하여 세 개의 증폭기가 사용된 래치 방식 의 비교기를 사용하였다.제안된 변환기의 시제품은 0.18um CMOS 공정으로 제작되 었으며 측정된 DNL과 INL은 각각 0.48LSB 및 0.76LSB 수준을 보인다.2.8V의 전원 전압을 적용하였을 때 최대 SNDR과 SFDR이 각각 64.2dB와 80.4dB이며 약 1.16mW의 전력을 소모한다.본 시제품은 0.25mm2의 면적을 차지한다.
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