A 3.1-V 21-mW 1.5-bit Fourth-Order Double-Sampled ΔΣ ADC with 92-dB Dynamic Range
- 발행기관 서강대학교 일반대학원
- 지도교수 안길초
- 발행년도 2015
- 학위수여년월 2015. 2
- 학위명 석사
- 학과 및 전공 일반대학원 전자공학과
- 실제URI http://www.dcollection.net/handler/sogang/000000055320
- 본문언어 한국어
- 저작권 서강대학교 논문은 저작권보호를 받습니다.
초록/요약
본 논문에서는 1.5 비트 양자화기를 가지는 4차 구조의 더블 샘플링 델타-시그마 A/D 변환기를 제안한다. 제안된 A/D 변환기는 적분기의 내부 전압 변동을 줄이기 위해 신호 피드포워드 구조를 사용하였다. 피드백 D/A 변환기내에서 커패시터의 부정합에 의해 발생하는 경로 이득 부정합 문제를 피하기 위해 fully-floating 기법을 적용하였다. 3-레벨 양자화기를 선형성을 향상시키기 위한 목적으로 트리 구조 DEM (Tree-structured Dynamic Element Matching)과 함께 사용하였다. 시제품 A/D 변환기는 0.35-μm CMOS 공정으로 제작 되었으며 0.76 mm2 의 면적을 차지한다. 신호 대역폭 200 kHz, OSR 128에서 35 kHz의 입력 정현파에 대해서 92.0 dB의 dynamic range (DR) 와 88.3 dB의 peak signal-to-noise and distortion ratio (SNDR), 88.7 dB의 peak signal-to-noise ratio (SNR) 성능을 나타낸다. 델타-시그마 A/D 변환기는 3.1 V 전원 전압과 25.6 MHz의 클록 조건에서 전체 21 mW의 전력을 소모한다.
more초록/요약
A 1.5-bit fourth-order double sampled delta-sigma analog-to-digital converter (ADC) is presented. The input feed-forward topology is used to reduce the internal voltage swing of the integrators. A fully-floating architecture is employed in order to avoid the path gain mismatch problem which is caused by a capacitor matching error in feedback digital-to-analog converter (DAC). A three-level quantizer with a tree-structured dynamic element matching is used to improve linearity. The prototype ADC implemented in a 0.35-μm CMOS process occupies 0.76 mm2. It achieves a dynamic rage (DR) of 92.0 dB, a peak signal-to-noise and distortion ratio (SNDR) of 88.3 dB, and a peak signal-to-noise ratio (SNR) of 88.7 dB for a 35 kHz sinusoidal input signal over bandwidth of 200 kHz with an oversampling ratio (OSR) of 128. The total power consumption of delta-sigma ADC is 21 mW from a 3.1-V supply voltage with a 25.6 MHz clock.
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