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NBTI&HCI를 고려한 견고한 플립플롭 재구성

Robust Flip-Flop redesign considering NBTI and HCI

초록/요약

반도체 제조 공정의 미세화에 따라 공정 변이와 노화 현상은 회로 신뢰성 및 생산성을 위해 고려되어야 할 중요한 설계 요소 중 한가지가 되었다. 따라서 최근 노화 현상에 대한 연구가 많이 진행되고 있다. 본 연구에서는 플립플롭에 hot carrier injection(HCI)와 negative bias temperature instability(NBTI)와 같은 노화 현상을 고려하여 셋업/홀드 타임을 측정하였고 문턱전압의 변화량을 측정하였다. 측정한 데이터를 이용하여 트랜지스터 사이징 알고리즘을 적용하고, 5년동안 노화현상을 적용시켰을 때 셋업 타임의 변화량을 줄임으로써 노화에 견고한 플립플롭을 재구성하였다. 제안된 방법은 45nm 공정에서 플립플롭에 대한 노화 현상(NBTI, HCI)를 트랜지스터 레벨에서 분석하였고, 각 트랜지스터 별로 스트레스를 받는 정도가 다른 점을 반영하여, 각각의 트랜지스터가 받는 스트레스 타임을 따로 구하였다. 또한 정확한 분석을 위해 DFF, DFFS, DFFR, DFFRS, SDFF, SDFFS SDFFR, SDFFRS를 사용하였고, SPICE 모델은 predictive technology model(PTM)을 사용하였다. 분석 결과를 통해 홀드 바이올레이션은 고려하지 않아도 된다는 결과를 얻었고, 홀드 타임을 무시해도 된다는 결과를 통해 셋업 타임만을 고려했을 때, 문턱전압의 변화량이 가장 높은 트랜지스터에 대해 사이징 알고리즘을 적용하였고, 5년동안 노화가 진행 되었을 때 셋업 타임의 변화량이 기존의 노화된 플립플롭 보다 줄어드는 노화에 견고한 플립플롭을 재 디자인 하였다. 또한 파워 증가를 최소화 한 범위 내에서 바이올레이션을 최소화 하였다.

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초록/요약

As the CMOS device becomes smaller, the process and aging variations become one of the major issues for circuit reliability and yield. Thus, a number of studies on the aging effects are currently underway. In this thesis, we measure the setup/hold time and the variations considering aging effects such as a Hot Carrier Injection (HCI) and Negative Bias Temperature Instability (NBTI) on flip-flop. The measured data is applied to the transistor sizing algorithm. When we apply aging effects for 5 years, we redesign robust flip flop by reducing the setup time variation. The proposed method of aging effects (NBTI, HCI) for flip flop is analyzed at the transistor level in 45nm process. Taking into account that each transistor is stressed differently, we measure the stress time of each transistor individually. To analyze accurately, we use DFF, DFFS, DFFR, DFFRS, SDFF, SDFFS SDFFR, SDFFRS and PTM (predictive technology model) SPICE model. By this experiment, we can figure out that there is no need to consider the hold violation. We apply this result to the transistor sizing algorithm, and then redesign a robust flip flop whose set up time variation is reduced. We use the transistor sizing algorithm to the transistor which has the maximum threshold voltage variation, and redesign a robust flip flop whose set up time variation is reduced. The violation is minimized to minimize the increase of power.

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