A 14b to 10b Dual-Mode Low-Noise Pipeline ADC for High-End CMOS Image Sensors
- 주제(키워드) 도움말 Analog-to-digital converter , Pipeline , CMOS image sensor , Dual-mode , Input-referred noise , Separate reference
- 발행기관 서강대학교 일반대학원
- 지도교수 이승훈
- 발행년도 2014
- 학위수여년월 2014. 8
- 학위명 석사
- 학과 및 전공 도움말 일반대학원 전자공학과
- 실제URI http://www.dcollection.net/handler/sogang/000000053967
- 본문언어 영어
- 저작권 서강대학교 논문은 저작권보호를 받습니다.
초록/요약 도움말
This work proposes a low-noise four-stage pipeline ADC operating at 14b 50MS/s and 10b 70MS/s for high-end CIS applications. In the 10b 70MS/s mode, the last-stage MDAC and flash ADC are turned off rather than the first-stage MDAC and flash ADC for the same input-referred noise in both modes. The proposed ADC shares a single amplifier for the first- and second-stage MDACs to reduce power consumption and chip area. The amplifier thermal noise of the SHA and MDACs is minimized by adjusting the trans-conductance of input and current-source transistors while two separate reference voltage drivers for the MDACs and the flash ADCs reduce the switching noise. The prototype ADC in a 0.13um CMOS technology providing 0.35um thick-gate-oxide transistors shows the measured DNL and INL within 0.79LSB and 2.54LSB in the 14b mode, and 0.53LSB and 0.44LSB in the 10b mode, respectively. The ADC shows the maximum SNDR and SFDR of 68.5dB and 86.7dB in the 14b 50MS/s mode, and the SNDR and SFDR of 60.5dB and 77.8dB for the 10b 70MS/s mode, respectively. The ADC with the measured input-referred noise of 1.20LSBrms/14b consumes 192.9mW at the 14b 50MS/s, and 184.9mW in the 10b 70MS/s mode with 3.3V/1.2V dual supplies.
more초록/요약 도움말
본 논문에서는 고성능 CIS 응용을 위해 정지 영상 모드의 14비트 50MS/s 및 비디오 영상 모드의 10비트 70MS/s로 동작하는 저 전력 이중 모드 CMOS 파이프라인 ADC를 제안한다. 제안하는 ADC는 4단 파이프라인 구조를 가지며, 10비트 모드 시 마지막 단의 MDAC 및 flash ADC의 동작을 차단하여 14비트 모드와 10비트 모드에서 동일한 입력 기준 잡음을 가지도록 함과 동시에 각각의 모드에서 전력 소모를 최적화하였다. 또한, 입력 단 SHA와 MDAC에 사용되는 증폭기의 입력 및 전류원 트랜지스터의 트랜스컨덕턴스를 최적화하여 증폭기의 열잡음을 최소화하였다. 첫 번째 및 두 번째 단 MDAC의 증폭기를 공유하여 전력 소모 및 면적을 최소화하였으며, 추가적인 보정 기법을 사용하지 않고 MDAC의 증폭 동작과 flash ADC 동작 시 사용되는 기준전압 구동회로를 분리하여, 신호 간섭에 의한 불안정 문제를 해결하였다. 제안하는 시제품 ADC는 0.35um thick-gate-oxide 트랜지스터를 지원하는 0.13um CMOS 공정으로 제작되었으며, 측정된 DNL 및 INL은 14비트 모드에서 각각 최대 0.79LSB, 2.54LSB 수준을 보이며, 10비트 모드에서 0.53LSB, 0.44LSB 수준을 보인다. 또한, 14비트 모드에서 50MS/s의 샘플링 속도로 측정된 SNDR 및 SFDR은 각각 최대 68.5dB, 86.7dB를 보이며, 10비트 모드에서 70MS/s의 샘플링 속도로 측정된 SNDR 및 SFDR은 각각 최대 60.5dB, 77.8dB를 보여준다. 시제품 ADC의 칩 면적은 1.17mm2이며, 14비트 50MS/s 모드에서 1.20LSBrms의 입력 기준 잡음을 가지고, 3.3V의 아날로그 전원 전압, 1.2V의 디지털 전원 전압에서 14비트 50MS/s 모드와 10비트 70MS/s 모드에 따라 각각 192.9mW, 184.9mW의 전력을 소모한다.
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