A 12b 100MS/s Three-Step Hybrid Pipeline ADC Based on Time-Interleaved SAR ADCs
- 주제(키워드) 도움말 ADC
- 발행기관 서강대학교 일반대학원
- 지도교수 이승훈
- 발행년도 2014
- 학위수여년월 2014. 2
- 학위명 석사
- 학과 및 전공 도움말 일반대학원 전자공학과
- 실제URI http://www.dcollection.net/handler/sogang/000000053250
- 본문언어 한국어
- 저작권 서강대학교 논문은 저작권 보호를 받습니다.
초록/요약 도움말
This work proposes a 12b 100MS/s 0.11μm CMOS three-step hybrid pipeline ADC for high-speed communication and mobile display systems requiring high resolution, low power, and small size. The first stage based on time-interleaved dual-channel SAR ADCs properly handles the Nyquist-rate input without a dedicated SHA. An input sampling clock for each SAR ADC is synchronized to a reference clock to minimize a sampling-time mismatch between the channels. Only one residue amplifier is employed and shared in the proposed ADC for the first-stage SAR ADCs as well as the MDAC of back-end pipeline stages. The shared amplifier, in particular, reduces performance degradation caused by offset and gain mismatches between two channels of the SAR ADCs. Two separate reference voltages relieve a reference disturbance due to the different operating frequencies of the front-end SAR ADCs and the back-end pipeline stages. The prototype ADC in a 0.11μm CMOS shows the measured DNL and INL within 0.38LSB and 1.21LSB, respectively. The ADC occupies an active die area of 1.34mm2 and consumes 25.3mW with a maximum SNDR and SFDR of 60.2dB and 69.5dB, respectively, at 1.1V and 100MS/s.
more초록/요약 도움말
본 논문에서는 고해상도, 저전력 및 소면적을 요구하는 고속 통신 및 모바일 디스플레이 시스템 응용을 위해 0.11μm CMOS 공정으로 제작된 3단 파이프라인 구조의 12비트 100MS/s ADC를 제안한다. 제안하는 ADC는 첫 번째단에 이중 채널 time-interleaved SAR ADC를 사용하여 SHA가 없는 구조에서 발생하는 입력신호 대역폭 제한 문제를 해결하였으며 이중 채널 SAR ADC의 샘플링 클록을 하나의 기준 클록에 동기화함으로써 샘플링 시간 부정합 문제를 최소화하였다. 제안하는 ADC는 첫 번째단 이중 채널 SAR ADC의 잔류 전압 증폭 및 두 번째단의 MDAC 동작을 위한 증폭기를 공유함으로써 전체 ADC에서 단 하나만의 증폭기를 사용하여 면적 및 전력 소모를 줄였으며, 이중 채널 구조에서 발생하는 오프셋 및 이득 부정합 문제를 최소화하였다. 한편 SAR 동작에서 사용하는 기준전압과 증폭 동작에서 사용하는 기준전압의 구동 회로를 분리함으로써 속도가 다른 두 동작에서 사용하는 기준전압 간 간섭을 최소화하였다. 제안하는 시제품 ADC는 0.11μm CMOS 공정으로 제작되었으며 측정된 DNL 및 INL은 각각 0.38LSB, 1.21LSB 수준을 나타내고, 동적 성능은 100MS/s의 동작 속도에서 최대 60.2dB의 SNDR과 69.5dB의 SFDR을 나타낸다. 시제품 ADC의 면적은 1.34mm2이며, 전력소모는 100MS/s 동작 속도 및 1.1V 전원전압에서 25.3mW이다.
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