A 135fJ/Conversion-Step 12b 10MS/s SAR ADC Using a Minimum Number of Unit Capacitors
- 발행기관 서강대학교 일반대학원
- 지도교수 이승훈
- 발행년도 2014
- 학위수여년월 2014. 2
- 학위명 석사
- 학과 및 전공 도움말 일반대학원 전자공학과
- 실제URI http://www.dcollection.net/handler/sogang/000000053219
- 본문언어 영어
- 저작권 서강대학교 논문은 저작권 보호를 받습니다.
초록/요약 도움말
This work proposes a 12b 10MS/s 0.11um CMOS SAR ADC based on a C-R hybrid DAC for low-power sensor applications. The proposed C-R hybrid DAC employs a 2-step split-capacitor array of an upper 7b and a lower 5b to optimize power consumption and chip area at the target speed and resolution. A VCM-based switching method for the most significant bit and a simple resistor string for the least significant bit minimize the number of unit capacitors required in the C-R hybrid DAC. The comparator accuracy is improved by an offset cancellation technique in the first-stage pre-amp. The ADC in a 0.11um CMOS process demonstrates the measured DNL and INL within 1.50LSB and 1.93LSB, respectively. The ADC shows a maximum SNDR of 62.2dB and a maximum SFDR of 71.9dB at 10MS/s. The ADC with an active die area of 0.34mm2 consumes 1.4mW at 1.1V and 10MS/s, corresponding to a figure-of-merit of 135fJ/conversion-step.
more초록/요약 도움말
본 논문에서는 12비트 10MS/s의 해상도 및 처리속도 사양을 가지면서 각종 센서 용응을 위해 C-R 하이브리드 DAC 기반의 저전력 SAR ADC를 제안한다. 본 SAR ADC의 핵심블록인 C-R 하이브리드 DAC에는 분리형 가중치 커패시터 (CA)를 이용한 2단계 (7b-5b) 구조를 사용하는 동시에 공통모드전압 (VCM) 기반의 스위칭 기법을 적용하여 전력소모 및 면적을 최소화하였다. 또한, 낮은 정확도를 갖는 저항으로 구성된 저항 열에서 생성된 온-칩 기준전압 탭을 통해 최하위 비트를 결정함으로써 하위 커패시터 열의 가장 큰 커패시터를 추가적으로 제거하여 DAC 내 사용되는 커패시터의 수를 최소화하였다. 한편, 비교기는 첫 번째 프리앰프에 오픈-루프 오프셋 제거 기법을 적용하여 오프셋에 의한 영향이 전체 ADC 시스템에 미치는 영향을 줄였으며, 디지털 로직은 최적화하여 면적 및 전력소모를 추가적으로 감소시켰다. 제안하는 시제품 ADC는 0.11um CMOS 공정으로 제작되었으며, 면적은 0.34mm2이다. 측정된 DNL 및 INL은 각각 최대 1.50LSB, 1.93LSB 수준을 보여주며, 10MS/s의 동작 속도에서 측정된 SNDR 및 SFDR은 각각 최대 62.2dB, 71.9dB를 보여준다. 시제품 ADC의 전력소모는 10MS/s 동작 속도 및 1.1V의 전원전압에서 1.4mW이며, FoM은135fJ/conversion-step 수준이다.
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