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A 13b 150MS/s 0.62mm2 45nm CMOS ADC for Wideband High-Speed Digital Receivers

초록/요약 도움말

본 논문에서는 광대역 고속 디지털 수신기 응용을 위하여 높은 동적성능을 가지는 13비트 150MS/s 45nm CMOS ADC를 제안한다. 제안하는 ADC는 45nm 초미세 CMOS 공정에서 동작속도 및 전력소모를 최적화하기 위하여 4단 파이프라인 구조를 기반으로 설계하였다. 한편 105MHz의 IF 주파수를 중심으로 60MHz대역을 가지는 높은 주파수의 입력신호를 요구되는 정확도로 샘플링하기 위하여 SHA에서는 게이트-부트스트래핑 회로를 사용하였으며, 입력단 SHA 및 MDAC의 증폭기는 요구되는 DC 이득 및 넓은 신호스윙을 얻기 위해 이득-부스팅 구조의 2단 증폭기를 적용하였다. 1차 시제품 ADC는 45nm CMOS 공정을 사용하여 Nyquist 신호용으로 제작되었으며, 측정된 DNL 및 INL은 13비트 해상도에서 각각 최대 0.89LSB, 1.60LSB이며, 80MS/s의 동작속도에서 동적 성능은 최대 59.1dB의 SNDR과 75.8dB의 SFDR을 보여준다. 1차 시제품 ADC의 칩 면적은 0.62mm2이며, 소모 전력은 1.1V 전원전압에서 60.2mW이다. 현재 1차 시제품의 측정결과를 바탕으로 더 높은 입력신호대역 및 동적성능을 갖는 2차 시제품을 제작 중이며, 2차 시제품 ADC는 0.74mm2의 면적을 차지하고 1.2V 전원전압에서 141.1mW의 전력을 소모한다.

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초록/요약 도움말

This work proposes a 13b 150MS/s 45nm CMOS ADC with high dynamic performance for wideband high-speed digital receivers based on a four-step pipeline architecture to optimize power consumption and chip area. The input SHA employs a gate-bootstrapping circuit to sample wideband input signals of 60MHz bandwidth at 105MHz IF with an accuracy of 13 bits or more. The input SHA and MDACs adopt two-stage amplifiers with a gain-boosting technique to achieve the required DC gain and high signal swing range. The first prototype ADC primarily for Nyquist-rate inputs demonstrates the measured differential nonlinearity and integral nonlinearity within 0.89LSB and 1.60LSB, respectively. The ADC shows a maximum signal-to-noise-and-distortion ratio of 59.1dB and a maximum spurious-free dynamic range of 75.8dB at 80MS/s, respectively. The ADC with an active die area of 0.62mm2 consumes 60.2mW at 80MS/s and 1.1V. The second prototype ADC, which is redesigned from the first prototype ADC for much higher input bandwidth and dynamic performance, is under fabrication, occupies 0.74mm2, and consumes 141.1mW with a supply voltage of 1.2V.

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