공정 변이를 고려한 확률적 노화 시간 분석
Process variation-aware Statistical Aged Timing Analysis
- 발행기관 서강대학교 일반대학원
- 지도교수 김주호
- 발행년도 2013
- 학위수여년월 2013. 8
- 학위명 박사
- 학과 및 전공 도움말 일반대학원 컴퓨터공학과
- 실제URI http://www.dcollection.net/handler/sogang/000000052457
- 본문언어 한국어
- 저작권 서강대학교 논문은 저작권 보호를 받습니다.
초록/요약 도움말
반도체 제조 공정의 미세화에 따라 공정 변이와 노화 현상은 회로 신뢰성 및 생산성을 위해 고려되어야 할 중요한 설계 요소 중 한가지가 되었다. 본 논문에선 공정 변이와 노화 현상 사이의 영향을 분석하고, 각 설계 레벨에서 적용할 수 있는 확률적 노화 성능 분석 기법을 제안한다. 몬테 카를로 기반의 확률적 노화 분석 기법을 활용하여 공정 변이가 노화 현상에 미치는 영향을 실험을 통해 살펴보았다. 또한 분석의 효율성을 향상시키기 위해 반응 표면 분석 기법에 기반한 확률적 노화 분석을 제안하고 있으며, 이를 위한 반응 표면 분석 모델을 제안하고 있다. 제안된 반응 표면 분석 기법은 몬테 카를로 기법과 비교하여 시뮬레이션 비용의 95% 이상을 감소시킬 수 있었으며, 오차율은 NBTI에 대해 1%, HCI에 대해 10% 정도를 보이고 있다. 또한 게이트 레벨에서의 확률적 노화 분석을 위해 입력 신호 천이 시간을 고려한 스트레스 분석 기법과 입력 신호 천이 시간과 출력 부하 전기 용량에 대한 함수를 활용한 상대적 민감도 계산 방법을 제안한다. 제안된 스트레스 분석 기법의 경우, 기존의 확률적 분석 기법에 비해 3% 미만의 오차율을 보이고 있으며 신호 파형에 대한 분석이 가능하므로 다양한 노화 현상에 대하여도 적용이 가능하다는 장점을 가진다. 또한 상대적 민감도 계산 기법의 경우도 평균 2% 내외, 5% 미만의 최대 오차율을 보이고 있어, 기존의 상대적 민감도 계산 기법에 비해 높은 정확도를 보이고 있다.
more초록/요약 도움말
As the CMOS device becomes smaller, the process and aging variations become one of the major issues for circuit reliability and yield. In this thesis, we analyze the effects of process variations on aging effects such as hot carrier injection (HCI) and negative bias temperature instability (NBTI). Using Monte-Carlo based transistor-level simulations including the principal component analysis (PCA), the impacts of process variations on HCI and NBTI are analyzed and accuracy of analysis is improved (1.2% for standard deviation and 1.7% for Vth99%) compared to other methods which ignore the correlations, especially in the smaller technology. In addition, we performed response surface analysis with various models to improve the efficiency of variation-aware aging analysis. The proposed response surface model shows an error rate about 1% for NBTI and about 10% on average for HCI. For an accurate gate-level circuit aging analysis, in addition, we proposed the slew-aware gate-level stress estimation method and the relative sensitivity method which uses the input-slew/output load capacitance-aware sensitivity model. Using the proposed stress estimation method, accurate duty cycle is computed without expensive transistor-level simulations (3% for the average error rate). Since the proposed gate-level stress estimation method estimates the waveforms at each node, moreover, various aging effects can be applied to develop a reliable gate-level circuit aging analysis framework. In addition, the proposed relative sensitivity method also shows a reliable accuracy compare to the conventional method (an error rate about 2% on average and an error rate under 5% for the maximum error rate).
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